Kit de FPGA Arria® V GX Starter

El kit de desarrollo de FPGA Arria® V GX Starter te brinda un entorno de diseño completo que incluye todo el hardware y el software que necesitas para desarrollar aplicaciones de FPGA sensibles al costo de manera inmediata. El kit de desarrollo cuenta con lo siguiente:

• Encapsulado Arria® V GX FPGA—360KLE, F1152, 24X6.5G XCVRs, grado de velocidad C5
  
• Una ranura de expansión de E/S: un conector mezzanine de alta velocidad (HSMC)
• Memoria SDRAM de 256 MB
• Conexiones de interfaz serie digital (SDI) e interfaz multimedia de alta definición (HDMI)
• SMAs

Nota:

El comprador declara que es un desarrollador de productos, un desarrollador de software o un integrador de sistemas y reconoce que este producto es un kit de evaluación que no está autorizado por la FCC, que está disponible solo para la evaluación y el desarrollo de software y que no puede ser revendido.

Contenido del kit Starter

• El kit de desarrollo de FPGA Arria® V GX Starter cuenta con lo siguiente:
  
• Placa de desarrollo de FPGA Arria® V GX
• FPGA: Arria® V GX 5AGXFB3H4F35C4N
• Controlador de sistema: dispositivo MAX® V 5M2210ZF256C4N
• GUI de monitor de alimentación
• Conversor digital único de analógico a digital (ADC), ocho canales
• Vía de alimentación no aislada
• Modo paralelo pasivo rápido (FPP) x16 a través de cargador de flash en paralelo (PFL)
• Control y registros de estado
• USB-Blaster^TM II integrado: Dispositivo MAX® II EPM570GM100C4N
• HDMI 1.3 TX
• x4 XCVR, 2.7 Gbps (máx. por adaptador de nivel) y reloj de 270 MHz TX conector HDMI TX
• Desplazador de nivel STMicroelectronics HDMI STHDLS101T
• Adaptador de nivel XCVR PCML 1.5V <-> nivel de TMDS
• DDC y HPD <-> nivel en conformidad con HDMI
• Canal de datos de hasta 2,7 Gbps, en conformidad con HDMI 1.3
• Canal de reloj de hasta 270 MHz, suficiente para admitir una velocidad de datos de 2,7 Gbps
• Especificación de HDMI: período de reloj = 10 veces UI
• SDI 3G
• Loopack x1 XCVR TX/RX
• Cable y conectores SMB x2 (cable no incluido en el kit)
• Hasta 2,97 Gbps
• Utiliza el controlador/receptor National Semiconductor LMH0384SQx/LMH0303SQx
• Requiere 148.5 MHz y 148.35 MHz en refclk XCVR para la compatibilidad con los estándares de EE. UU. y la Unión europea respectivamente
• Utiliza VCXO para ajustar y bloquear la frecuencia de CDR recuperada
• HSMC
• x8 XCVR de hasta 6,375 Gbps
• No compatible con la asignación de pines de HIP PCI Express* (PCIe)
• x4 CMOS
• Interfaz diferencial x8 TX y x9 RX que utiliza canales TX/RX dedicados
• Entrada de reloj x2 VDS de señalización diferencial de bajo voltaje (VDS)
• x2 salida de reloj diferencial
• I2C
• JTAG
• Admite alimentación mínima
• 2A a 3,3 V
• 1A a 12 V
• Dominio de reloj dedicado de generador de reloj Si 5338 para refclk xcvr
• Loopback HSMC con GUI BTS
• SMA
• 1 canal XCVR TX/RX
• 1 entrada de reloj LVPECL
• 1 salida de reloj LVPECL
• Dominio de reloj dedicado de generador de reloj Si 5338 para refclk xcvr
• DDR3 SDRAM x32
• Micron MT41J64M16LA-15E DDR3 SDRAM 8MX16X8
• Dos dispositivos: 2 x16 ancho = x32
• BTS DDR3 SDRAM GUI que utiliza Uniphy y controlador de alto desempeño (HP) II
• SSRAM
• 512k x36, 18 Mb ISSI IS61VPS51236A
• Dirección compartida o datos con flash
• E/S de usuario
• LCD de caracteres
• Conmutador DIP x4
• PB x3
• LED x4
• Configuración
• Modo FPP x16
• Flash doble 512 Mbit Numonyx PC28F512P30BF (52 MHz f_MAX)
• Cabezal JTAG
• USB Blaster II integrado
• Microcontrolador Cypress CY7C68013A como USB PHY 2.0
• Dispositivo MAX® II
• Ethernet
• 10/100/1000 Base-T
• Conector RJ-45, LED integrado a la placa para el estado de enlace
• Marvell Ethernet PHY 88E1111
• Requiere reloj de 50 MHz de CLKIN