Configuración paralela activa
Puede realizar la configuración paralela activa (AP) utilizando una memoria flash paralela de interfaz flash común (CFI) compatible. Durante la configuración de AP, el dispositivo Intel® FPGA es el host y la memoria flash paralela es el agente. Los datos de configuración se transfieren al dispositivo Intel FPGA en los pines DATA[15:0]. Estos datos de configuración se sincronizan con la entrada DCLK. Los datos de configuración se transfieren a una velocidad de 16 bits por ciclo de reloj. La frecuencia DCLK expulsada por el dispositivo Intel FPGA durante la configuración de AP es de aproximadamente 40 MHz.
Para obtener más información, consulte el capítulo de configuración del dispositivo Intel FPGA correspondiente en el manual de configuración.
Método de configuración
- Uso de una memoria flash paralela de interfaz flash común (CFI) compatible
Nota de aplicación
- AN 478: Uso del cargador flash paralelo basado en FPGA con el software Quartus® II (PDF) ›
- Método para utilizar la interfaz JTAG de la FPGA para realizar programación en el sistema para el dispositivo de memoria flash paralela.
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