ID del artículo: 000080153 Tipo de contenido: Información y documentación sobre productos Última revisión: 18/04/2023

¿Cómo cerrar el tiempo de espera y configuración de la competencia en Intel® Arria® 10 FPGAs?

Entorno

  • Edición de suscripción de Intel® Quartus® II
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descripción

    En Intel® Arria® 10 dispositivos, el ajustador de software Quartus® II incluye automáticamente los registros en un módulo lógico adaptable (ALM) para optimizar el área. Si un registro crítico de espera se empaca en el mismo ALM que su LUT de conducción, el router añadirá cables frente a la LUT para evitar impedir que se produzca un error en el tiempo. Esto puede afectar negativamente a una instalación de ruta crítica que pasa por el mismo LUT, lo que hace difícil corregir ambas configuraciones y mantener el tiempo de insondadura alrededor de esta estructura.

    Resolución

    Un nuevo archivo de configuración de Quartus (. Está disponible la asignación QSF) que impide el embalaje automático del registro y su conducción lut en el mismo ALM. Esto permite que el router agregue el cable de fijación de la retención necesario directamente frente al registro y no afecta negativamente la configuración del trayecto crítico a través del lut mismo.

    Para evitar el empacado de registro/LUT, utilice la siguiente asignación:

    set_instance_assignment -name QII_AUTO_PACKED_REGISTERS OFF -to <inst_name>

    Esta asignación está disponible en la versión 14.0 del software Quartus® II Intel Arria 10 FPGA Edition y posteriores. Las versiones futuras del software Quartus II están programadas para manejar esto automáticamente.

    Productos relacionados

    Este artículo se aplica a 3 productos

    FPGA Intel® Arria® 10 GT
    FPGA Intel® Arria® 10 GX
    FPGA de sistema integrado en chip Intel® Arria® 10 SX

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