En este ejemplo se describe un diseño de adicionador/adicionador con parámetros de entrada en VHDL. La unidad de diseño multiplexa operaciones de suma y suma con una entrada adicional . Las herramientas de síntesis detectan unidades sumadas y descontinuadas en código HDL que comparten entradas y cuyas salidas se multiplexan mediante una señal común. El software inferencia lpm_addsub megafunción para tales diseños agregados o desafiados.
Descargue los archivos utilizados en este ejemplo:
Tabla 1. Listado de puertos adder/Desangre de descampado
Nombre de puerto |
Tipo |
Descripción |
|---|---|---|
a[4:0], b[4:0] |
Entrada |
Entradas de datos de 4 bits para agregador/adicionador |
addnsub |
Entrada |
Entrada de multiplexión para operaciones de suma y aceleración |
resultado[5..0] |
Salida |
Salida de 5 bits junto con transporte/resalte de 1 bit |