Backplane Ethernet 10GBASE-KR PHY Intel® FPGA IP Core
El núcleo de propiedad intelectual (IP) de FPGA de Intel® 10GBASE-KR PHY de Backplane Ethernet es un PHY de transceptor que le permite instanciar tanto la subcapa de codificación física (PCS) estándar reforzada como la PCS de 10 G reforzada de mayor desempeño y la conexión de medio físico (PMA) reforzada para un solo canal de Ethernet Backplane. Implementa la funcionalidad que se describe en el estándar IEEE 802.3ap-2007. Debido a que cada instancia del núcleo de PI PHY 10GBASE-KR es compatible con un único canal, puede crear diseños multicanal mediante la instanciación de más de una instancia del núcleo.
Leer la guía de usuario de núcleo IP PHY 10GBASE-KR Intel® Stratix® 10 ›
Leer la guía de usuario de PHY del transceptor Intel® Arria® 10 ›
Backplane Ethernet 10GBASE-KR PHY Intel® FPGA IP Core
Funciones
- PCS y PMA Ethernet de plano anterior 1000BASE-KX/10GBASE-KR (1 G/10 Gb) integrados
- Interfaz interna directa con controlador de acceso a medios (MAC) de 1G/10GbE de FPGA Intel® para una solución completa de un solo chip
- Autonegociación 10GBASE-KR para negociar entre los tipos de PHY 1000BASE-KX (Ethernet 1 Gbps o 1GbE) y 10GBASE-KR (Ethernet 10 Gbps o 10 GbE) conforme la cláusula 73 del estándar IEEE 802.3.2007
- Link training para configurar automáticamente el controlador de medios físico del transmisor socio de enlace remoto para la tasa de error de bits más baja conforme la cláusula 72 del estándar IEEE 802.3ap-2007
- Corrección de errores hacia adelante (FEC) para reducir la retransmisión de acuerdo con la cláusula 74 de IEEE 802.3 y de 802.3ba.
- Algoritmo programable interno para el proceso de adaptación del receptor según la cláusula 72.6.10.2.3 de IEEE 8023.ap que facilita el uso
- Controles de usuario para PI flexibles para optimizar el desempeño en diversas configuraciones y canales del sistema
- Detección de estado de falla del enlace de recepción
- Bucle de retorno serial local desde el transmisor al receptor en el transceptor serial para las autopruebas
- Interfaces de sistema interno de alto desempeño
- Interfaces GMII y XGMII de velocidad de datos única (SDR) a MAC de 1 G/10 GbE, 8 bits a 125 MHz, y 72 bits a 156,25 MHz respectivamente para transferencia de datos
- Interfaz de 32 bits de mapeo de memoria Avalon® (PDF) (Avalon-MM) de FPGA de Intel® la administración de agentes
Parámetros de calidad de PI
Aspectos básicos |
|
---|---|
El año en que se lanzó por primera la PI |
2012 |
Compatible con la primera versión del software Intel® Quartus® Prime |
16.1 |
Código de pedido |
IP-10GBASEKRPHY |
Estado |
Producción |
Entregas |
|
Las entregas para el cliente son las siguientes: Archivo de diseño (código fuente cifrado o lista de conexiones post-síntesis) Modelo de simulación para ModelSim*-Intel® FPGA Edition Limitaciones de tiempo o diseño Documentación con control de revisión Archivo Léame |
Y |
Cualquier producto adicional Para los clientes provistos con IP |
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GUI de parametrización que permite al usuario final configurar IP |
Y |
Se habilitó el núcleo de PI que facilita la asistencia para el modo de evaluación de la PI de FPGA Intel® |
Y |
Idioma de origen |
Verilog |
Idioma de herramienta de prueba |
|
Se proporcionan los controladores del software |
N |
Asistencia de SO para controladores |
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Implementación |
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Interfaz de usuario |
GMII y SGMII |
metadatos IP-XACT |
N |
Verificación |
|
Compatible con simuladores |
Mentor Graphics*, Synopsys*, Cadence* |
Hardware validado |
Intel® Arria® 10, Intel® Stratix® 10 |
Se realizaron pruebas de cumplimiento estándares en el sector |
N |
De ser así, ¿cuáles? |
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De ser así, ¿en cuál de los dispositivos FPGA Intel®? |
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De ser así, fecha de cuándo se realizó |
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De no ser así, ¿se planificó? |
Y |
Interoperabilidad |
|
Se realizaron pruebas de interoperabilidad en la PI |
N |
De ser así, ¿en qué dispositivos FPGA Intel®? |
|
Hay informes de interoperabilidad disponibles |
N |
Enlaces relacionados
Documentación
Placas de desarrollo
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