XAUI PHY FPGA IP Intel®
El núcleo PI FPGA Intel® XAUI PHY le permite crear sistemas con facilidad con una conexión Ethernet de 10G de muy alto rendimiento. Este XAUI PHY junto con un núcleo PI de control de acceso a medios (MAC) de 10 GbE permite que una FPGA Intel® interactuar con una red de 10 GbE a través de una variedad de dispositivos externos, incluido un dispositivo PHY de 10 GbE o un módulo de transceptor óptico.
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Lea la guía de usuario de PHY del transceptor L- y H-Tile Intel® Stratix® 10 ›
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XAUI PHY FPGA IP Intel®
Puede implementar la XAUI PHY en silicio duro en las FPGAs de 65 nm y 40 nm de Intel con transceptores seriales con una velocidad superior a 3 Gbps. Las funciones de gestión de PHY se implementan en propiedad intelectual soft. En las familias de FPGA de 20 nm y posteriores de Intel, se puede implementar una PHY XAUI en PI soft.
Funciones
- Solución completa de 10G Ethernet (XAUI) PHY para una interfaz externa serial 4X de 3,125 Gbps
- PHY que consiste en una subcapa de codificación física (PCS) de 10GBASE-X, conexión al medio físico (PMA), subcapa de extensión XGMII (XGXS), 10G Ethernet (XAUI) y funciones de administración de PHY
- Interfaz directa con MAC de 10 GbE FPGA de Intel® para una solución completa
- Conexión estándar directa de XAUI PHY (4X 3,125 Gbps) para aplicaciones de chip a chip, de chip a módulo óptico, de chip a dispositivo PHY, backplane y cable corto
- PHY integrada en el silicio duro de los dispositivos Intel con transceptores serie de más de 3 Gbps; también PCS XAUI blanda disponible en las FPGA Stratix® IV, Stratix® V y Arria® V con transceptores serie
- Soporte de E/S dinámica reconfigurable parcial (DPRIO) en transceptores seriales para adaptarse a varias características y dispositivos del canal XAUI en los sistemas durante el funcionamiento.
- Implementación de las funciones de XAUI PHY con estándar de Ethernet: codificación/decodificación de datos y bits de control de 8b/10b y sincronización por carril, serialización/deserialización de datos (SERDES) a y desde la línea de 4X 3,125 Gbps, alineación de cuatro carriles de datos del receptor, desconexión y alineación de cuatro carriles, y adaptación de la velocidad del receptor para la compensación de la frecuencia del reloj
- Bucle invertido local serial desde el transceptor al receptor en el transceptor serial del dispositivo para la autocomprobación
- Interfaces de sistema interno de alto desempeño
- SDR XGMII de transmisión Avalon® de FPGA Intel® (Avalon-ST), de 72 bits a 156,25 Mbps para transferencia de datos
- Mapeo de memoria Intel® FPGA Avalon® (Avalon-MM) 32 bits para administración de esclavos
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