Capacitación dirigida por un instructor: Altera® FPGA Análisis de tiempo: conferencia

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Intel® FPGA Development Tools Support Intel® FPGA Training Catalog

726458
2023-07-13
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Descripción

Aprenderá cómo restringir y analizar un diseño para la sincronización utilizando el Analizador de sincronización en el software Quartus® Prime Pro v. 22.1. Esto incluye escribir archivos de restricción de diseño (SDC) de Synopsys*, generar varios informes de sincronización en el analizador de sincronización y aplicar este conocimiento a un diseño FPGA. Además de aprender los requisitos básicos para garantizar que su diseño cumpla con el tiempo, verá cómo el Analizador de tiempo facilita la creación de restricciones de tiempo para ayudarlo a cumplir con esos requisitos. Nota: Si bien el enfoque de este curso es el software Quartus Prime Pro, gran parte del flujo y las restricciones son válidos con las versiones Standard y Lite del software.

Instrucciones de uso

Activos relacionados
Título y descripción
Formato
Idioma
Acción
In this class, you will work hands-on labs on a virtual machine to practice your timing analysis skills. Come as you are to the class, no setup is needed. Prior knowledge of timing analysis concepts is required. If you need to learn those, before coming to class, attend the Timing Analysis: Lecture class. There will be a brief review of the SDC constraints starting the labs.
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