Capacitación dirigida por un instructor: Altera® FPGA Cierre de tiempo: Conferencia

Descripción

Uno de los mayores y más frustrantes desafíos de diseño FPGA es cerrar el tiempo. Es muy común encontrar, después de realizar un análisis de sincronización completo en un diseño de FPGA, que uno o más informes de sincronización indican una falla de sincronización. ¿Cómo se puede corregir esto? La respuesta no siempre es obvia. Esta clase enseña las técnicas utilizadas por los especialistas en diseño para cerrar la sincronización en diseños que "empujan los límites" del desempeño. Ejemplos de técnicas incluyen analizar minuciosamente el diseño para detectar fallas de temporización comunes, ajustar la configuración y las asignaciones de acuerdo con las recomendaciones de la herramienta, seleccionar los recursos de reloj correctos y ajustar el código HDL para un desempeño óptimo. Esta clase es solo una conferencia. Hay una clase de taller de seguimiento que se basa en el laboratorio.