Centro de soporte para la gestión de E/S y el desarrollo de la placa
Documentación, capacitación y herramientas para la planificación temprana de E/S y la aprobación
El software Intel® Quartus® Prime tiene herramientas de administración de E/S para la planificación temprana de E/S y la aprobación.
Mientras planifica sus pines de E/S, prepare su diseño de Intel FPGA para la integración de PCB.
- Cree modelos de trazado de placa "compatibles con la placa" en el software Quartus Prime para obtener métricas de integridad de señal de E/S o generar modelos IBIS/HSPICE para simulación en herramientas de simulación de integridad de señal de terceros.
- Exporte las salidas de pines de E/S para crear símbolos de esquema personalizados para su uso en las herramientas de captura esquemática más populares.
Tabla 1. Documentación de administración de E/S
Recursos |
Edición de software | Descripción |
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AN775: Directrices para la generación de información sobre el tiempo de E/S |
Pro y Standard | La información de sincronización de E/S es crucial para el análisis temprano durante las etapas de diseño de placas de PCB. Genere parámetros de temporización que le ayuden a ajustar el presupuesto de temporización de su diseño, teniendo en cuenta los estándares de E/S y la ubicación de pines. |
Administración de E/S | Pro | Este capítulo del manual de Intel Quartus Prime Pro Edition y Intel Quartus Prime Standard Edition analiza Intel FPGA flujo de planificación de E/S, detallando cómo y cuándo utilizar las muchas herramientas de planificación de E/S, como el planificador de pines. Describe cómo crear archivos HDL de nivel superior utilizando el flujo de planificación temprana de E/S del planificador de pines con megafunciones personalizadas. Describe la metodología para las asignaciones y el análisis de E/S, y analiza el análisis avanzado de sincronización de E/S con modelos de trazado de placa en Intel Quartus software Prime Pro Edition y Intel Quartus Prime Standard Edition. |
Administración de E/S | Estándar | |
Análisis y optimización del ruido de conmutación simultáneo (SSN) | Estándar | Este capítulo del manual de Intel Quartus Prime Standard Edition explica cómo utilizar el analizador de SSN y la herramienta de optimización en Intel Quartus software Prime Standard Edition 9.0 y posteriores. Analiza el flujo de la herramienta y explica lo que se requiere para realizar un análisis preciso de SSN en su diseño de Intel FPGA. También describe Intel Quartus técnica y configuración de optimización de SSN del software Prime Standard Edition. |
Tabla 2. Demostración y capacitación en gestión de E/S
Recursos |
Edición de software | Descripción |
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Uso del software Intel® Quartus® Prime Standard Edition: Una introducción |
Estándar | Aprenderá a utilizar Intel® Quartus® software Prime Standard Edition para desarrollar un diseño Intel FPGA. Creará un nuevo proyecto, realizará ajustes y asignaciones de usuario, compilará, simulará y configurará su dispositivo para ver el diseño funcionando en el sistema.
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Diseño rápido y fácil del sistema de E/S con Interface Planner | Pro | En esta capacitación, aprenda sobre Interface Planner, anteriormente conocido como BluePrint, una herramienta fácil de usar en el software Intel® Quartus® Prime Pro Edition que utiliza el poder del instalador para crear un plano de planta legal en minutos. Haga las asignaciones de ubicación de recursos legales garantizadas de interfaz a interfaz, en lugar de pin a pin, para acortar su ciclo de planificación de I/O.
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Análisis de asignación de E/S | No corresponde | Vea una demostración rápida de las herramientas de asignación de E/S del software Quartus® II. Aprenderá a utilizar las funciones de Interface Planner que se encuentran en Intel Quartus software Prime Pro Edition.
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Tabla 3. Documentación de diseño de PCB
Documentación disponible para herramientas de PCB de terceros
Guía del usuario | Edición de software | Descripción |
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Compatibilidad con las herramientas de diseño de placas Cadence | Pro | Describe la compatibilidad con las herramientas de diseño de PCB de terceros opcionales de Siemens EDA y Cadence*. También incluye información sobre simulaciones y análisis de integridad de señal con modelos HSPICE e IBIS. |
Compatibilidad con las herramientas de diseño de placas Cadence | Estándar | |
Asistencia para herramientas de diseño de PCB Siemens EDA | Pro | El software Mentor Graphics* I/O Designer le permite aprovechar todo el flujo de diseño de símbolos de FPGA, creación, edición y retroanotación compatible con las herramientas de Mentor Graphics*. |
Asistencia para las herramientas de diseño de PCB Mentor Graphics* | Estándar | |
Administración de pines de E/S de dispositivos | Pro | Este capítulo describe la planificación y asignación eficientes de pines de E/S en el dispositivo de destino. Ten en cuenta los estándares de E/S, las reglas de colocación de pines y las características de tu PCB al principio de la fase de diseño. |
Administración de pines de E/S de dispositivos | Estándar | |
Guía del usuario de la herramienta de suministro de energía específica del dispositivo (PDN) 2.0 | No corresponde | Una breve descripción general de las pestañas de la herramienta PDN 2.0 específica del dispositivo para todos los dispositivos. |
Asesor de diseño de placa de alta velocidad para PDN | No corresponde |
Este documento contiene un tutorial paso a paso y una lista de verificación de pautas de mejores prácticas para diseñar y revisar una red de distribución de energía (PDN). |
AN 224: Directrices para el diseño de tarjetas de alta velocidad | No corresponde | Incluye información y sugerencias para diseñar y diseñar placas de alta velocidad con Intel FPGAs. |
Manual de dispositivos de memoria externa, Capítulo 5, Diseños de placas de alta velocidad | No corresponde | Proporciona información general sobre el diseño de placas de alta velocidad. |
Tabla 4. Recursos de diseño de PCB
Recursos |
Edición de software | Descripción |
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No corresponde | La herramienta de diseño de red de distribución de energía (PDN), fácil de usar, es una herramienta gráfica que se utiliza con todos los® FPGAs Intel para optimizar la PDN a nivel de la placa. El propósito de la PDN a nivel de placa es distribuir las corrientes de alimentación y retorno desde el módulo de regulación de voltaje (VRM) a las fuentes de alimentación FPGA, y admitir una integridad óptima de la señal del transceptor y un desempeño FPGA. |
Tabla 5. Recursos de integridad de señal a nivel de placa
Recursos disponibles para el análisis de la integridad de las señales a nivel de placa
Recursos |
Edición de software | Descripción |
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Análisis de integridad de señal con herramientas de terceros | Pro | Debido a la velocidad de funcionamiento cada vez mayor de las interfaces en el diseño tradicional de FPGA, los márgenes de integridad de señal y sincronización entre el FPGA y otros dispositivos de la placa deben estar dentro de las especificaciones y tolerancias antes de armar una placa de circuito impreso. |
Análisis de integridad de señal con herramientas de terceros | Estándar | |
Selección de modelo de E/S: IBIS o HSPICE | Pro | El software Intel® Quartus® Prime puede exportar dos tipos diferentes de modelos de E/S que son útiles para diferentes situaciones de simulación, modelos IBIS y modelos HSPICE. |
Selección de modelo de E/S: IBIS o HSPICE | Estándar |
Tabla 6. Análisis de integridad de señal
Curso de formación para el análisis de integridad de señales
Recursos |
Edición de software | Descripción |
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Simulación del canal SerDes con modelos IBIS-AMI | Pro y Standard | En esta capacitación, aprenderá sobre la necesidad de una simulación y análisis precisos de integridad de señal al diseñar PCB de alta velocidad utilizando transceptores Intel® FPGA.
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