Software Intel® Quartus® Prime Design - Centro de asistencia
Bienvenido al Centro de asistencia de software Intel® Quartus® Prime Design.
Intel® Quartus® Prime Design Software Suite abarca todas las herramientas de diseño de software necesarias para llevar su FPGA Intel® desde el concepto hasta la producción. Los temas de esta página web le guiarán a través de todas las características del software Intel® Quartus® Prime. Seleccione su área de interés y navegue hasta los recursos específicos que necesita en el flujo de diseño Intel® Quartus® Prime.
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Visión general
El software Intel® Quartus® Prime comprende todas las herramientas de software que necesita para definir, simular, implementar y depurar su diseño fpga. Para comenzar, haga clic en los botones a continuación para descargar y licenciar el software, y para obtener orientación de inicio rápido. Luego, revise algunos de los materiales de capacitación ofrecidos para el software Intel® Quartus® Prime, desde tutoriales cortos en línea hasta clases completas dirigidas por un instructor de un día de duración.
¿Cuál es la diferencia entre Standard y Pro Edition?
1. Descargue el software Intel® Quartus® Prime
2. Obtenga una licencia para ejecutar el software Intel® Quartus® Prime
3. Ver la guía de inicio rápido
En la sección "Introducción", enumeramos los recursos básicos para comenzar, incluidas las guías de inicio rápido, un enlace a la documentación básica y un enlace a los cursos de capacitación en línea y dirigidos por un instructor que están disponibles.
Empezar
- Guía de inicio rápido de Intel® Quartus® Prime Software ›
- Una breve guía sobre cómo configurar un proyecto, compilar, realizar análisis de tiempo y programar un dispositivo FPGA.
- ¡Léame primero! (ORMF1000) ›
- Un curso en línea gratuito de 47 minutos. Este curso es un punto de partida para comprender y utilizar rápidamente los productos, materiales y recursos de Intel® FPGA.
Guías de usuario
Guías del usuario de Intel® Quartus® Prime Software
Guías del usuario de Intel® Quartus® Prime Pro Edition:
- Guía del usuario de Intel Quartus Prime Pro Edition: Introducción ›
- Guía del usuario de Intel Quartus Prime Pro Edition: Diseñador de plataformas ›
- Guía del usuario de Intel Quartus Prime Pro Edition: Recomendaciones de diseño ›
- Guía del usuario de Intel Quartus Prime Pro Edition: Compilador ›
- Guía del usuario de Intel Quartus Prime Pro Edition: Optimización del diseño ›
- Guía del usuario de Intel Quartus Prime Pro Edition: Programador ›
- Guía del usuario de Intel Quartus Prime Pro Edition: Diseño basado en bloques ›
- Guía del usuario de Intel Quartus Prime Pro Edition: Reconfiguración parcial ›
- Guía del usuario de Intel Quartus Prime Pro Edition: Simulación de terceros ›
- Guía del usuario de Intel Quartus Prime Pro Edition: Síntesis de terceros ›
- Guía del usuario de Intel Quartus Prime Pro Edition: Herramientas de depuración ›
- Guía del usuario de Intel Quartus Prime Pro Edition: Analizador de temporización ›
- Guía del usuario de Intel Quartus Prime Pro Edition: Análisis y optimización de energía ›
- Guía del usuario de Intel Quartus Prime Pro Edition: Restricciones de diseño ›
- Guía del usuario de Intel Quartus Prime Pro Edition: Herramientas de diseño de PCB ›
- Guía del usuario de Intel Quartus Prime Pro Edition: Scripting ›
Guías del usuario de Intel® Quartus® Prime Standard Edition:
- Guía del usuario de Intel Quartus Prime Standard Edition: Introducción ›
- Guía del usuario de Intel Quartus Prime Standard Edition: Diseñador de plataformas ›
- Guía del usuario de Intel Quartus Prime Standard Edition: Recomendaciones de diseño ›
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- Guía del usuario de Intel Quartus Prime Standard Edition: Optimización del diseño ›
- Guía del usuario de Intel Quartus Prime Standard Edition: Programador ›
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Formación de Software Intel® Quartus® Prime
Intel ofrece varios tipos de capacitación, tanto en línea como en persona, para ayudarlo a ponerse al día rápidamente en el flujo de diseño Intel® Quartus® Prime. Aquí hay algunas clases de capacitación sugeridas para comenzar.
Formación de Software Intel® Quartus® Prime
| Nombre del curso | Tipo | Duración | Número de curso |
|---|---|---|---|
| Uso del software Quartus® Prime: una introducción | En línea | 81 Minutos | ODSW1100 |
| The Quartus® Prime Software: Foundation (Edición Estándar) | En línea | 8 Horas | ODSW1110 |
| The Quartus® Prime Software: Foundation (Pro Edition) | En línea | 8 Horas | ODSW1110PRO |
| Intel® Quartus® Prime Software: Características de la edición Pro para diseños de gama alta | Instructor-Led / Clase Virtual | 8 Horas | IPRO |
| El software Intel® Quartus® Prime: Fundamento | Instructor-Led / Clase Virtual | 8 Horas | IDSW110 |
Hay muchos más cursos de formación disponibles. Para obtener un catálogo completo, consulte la página de formación de Intel® FPGA.
1. Planificación de E/S
Información general sobre la planificación de E/S
La planificación de E/S se realiza en una etapa temprana del diseño de FPGA para garantizar una colocación exitosa en su dispositivo de destino mientras cumple con las restricciones de tiempo y pin dedicadas. El software Intel® Quartus® Prime Pro Edition ofrece dos herramientas para gestionar el complejo proceso de cumplir con las numerosas limitaciones de la colocación de E/S.
| Tarea de | planificación de E/S de herramientas | Cómo acceder |
|---|---|---|
| Planificador de interfaz | Planificar interfaces y periferia de dispositivos | Herramientas > Interface Planner |
| Planificador de pines | Editar, validar o exportar asignaciones de pines | Asignaciones > Pin Planner |
Interface Planner gestiona la complejidad de integrar múltiples módulos con requisitos duros para asignaciones de pines (por ejemplo, núcleos de propiedad intelectual (IP) PCI Express*, DDR y bucle bloqueado de fase (PLL)). El Planificador de interfaz interactúa dinámicamente con Intel® Quartus® Prime Fitter para verificar la legalidad de la colocación mientras planifica. Puede evaluar diferentes planos de planta utilizando informes interactivos para planificar con precisión la mejor implementación.
Pin Planner es una herramienta de asignación de pines de bajo nivel. Utilice esta opción para colocar manualmente los pines de E/S y para especificar la velocidad de slew y la intensidad de la unidad.
Planificación de E/S - Documentación y formación
Planificación de E/S - Documentación de la herramienta de software
- Capítulo Administración de pines de E/S de dispositivos en una sección de la Guía del usuario de Intel® Quartus® Prime Pro Edition ›
- Capítulo de planificación de la interfaz en una sección de la Guía del usuario de Intel® Quartus® Prime Pro Edition ›
Planificación de E/S - Documentación del dispositivo
- Archivos de pines para dispositivos Intel® FPGA ›
- Directrices de conexión de pines: familia por dispositivo ›
Planificación de E/S - Clases de formación
| Tipo | de cursoDuración | Número de curso | |
|---|---|---|---|
| Diseño rápido y fácil del sistema de E/S con BluePrint | Gratis en línea | 40 minutos | OBLUEINTRO |
Planificación de E/S - Otros recursos
La planificación de E/S implica muchas consideraciones, especialmente cuando se trata de E/S de alta velocidad o protocolos específicos. Para obtener más información sobre la administración de E/S y el soporte de desarrollo de placas, visite la página web Administración de E/S, Soporte de desarrollo de placas y Centro de recursos de análisis de integridad de señales.
2. Entrada de diseño
Entrada de diseño - Descripción general
Puede expresar su diseño utilizando varios métodos de entrada de diseño:
- Uso de un lenguaje de descripción de hardware (HDL)
- Verilog
- SystemVerilog
- VHDL
- Platform Designer,una herramienta gráfica de entrada para conectar módulos complejos de forma estructurada
- Otros métodos de entrada de alto nivel
- Síntesis de alto nivel (HLS) utilizando C++ para expresar módulos complejos
- OpenCL™ utiliza C++ para implementar algoritmos computacionales en plataformas heterogéneas
Propiedad intelectual
Además de la entrada directa en el diseño, las FPGA Intel® admiten una amplia cartera de propiedad intelectual (IP) diseñada específicamente para su uso en fpGA Intel®.
Aprendizaje de un lenguaje de descripción de hardware (HDL)
Intel ofrece varios cursos de capacitación hdl, desde descripciones generales gratuitas en línea hasta clases completas de un día de duración dirigidas por un instructor.
| Tipo | de cursoDuración | Número de curso | |
|---|---|---|---|
| Introducción a Verilog HDL | 8 Horas | Dirigido por un instructor | IHDL120 |
| Introducción a VHDL | 8 Horas | Dirigido por un instructor | IHDL110 |
| Conceptos básicos de Verilog HDL | 50 Minutos | En línea gratis | OHDL1120 |
| Conceptos básicos de VHDL | 92 Minutos | En línea gratis | OHDL1110 |
| Técnicas avanzadas de diseño Verilog HDL | 8 Horas | Dirigido por un instructor | IHDL230 |
| Técnicas avanzadas de diseño VHDL | 8 Horas | Dirigido por un instructor | IHDL240 |
| SystemVerilog con el software Quartus® II | 38 Minutos | En línea gratis | OHDL1125 |
Uso de plantillas HDL
El software Intel® Quartus® Prime ofrece varias plantillas para elementos lógicos de uso común, como registros, asignaciones de señales seleccionadas, asignaciones de señales simultáneas y llamadas a subprogramas. Las plantillas están disponibles en Verilog, SystemVerilog y VHDL.
Si no está seguro de la mejor manera de escribir una función específica para asegurarse de que se implementará correctamente, debe consultar estas plantillas. El sistema de plantillas se describe completamente en la sección Inserción de código HDL desde una plantilla proporcionada en la Guía del usuario recomendaciones de diseño.
Estilo de codificación HDL recomendado
Los estilos de codificación HDL tienen un efecto significativo en la calidad de los resultados para los diseños lógicos. Las herramientas de síntesis optimizarán el diseño, pero para lograr resultados precisos, debe codificar en un estilo, que será fácilmente reconocido por la herramienta de síntesis como construcciones lógicas específicas.
Además, existen buenas prácticas de diseño, que deben seguirse para el diseño de lógica digital general y para los dispositivos basados en LAB en particular. La gestión de metodologías de restablecimiento lógico, los retrasos en las tuberías y la generación de señal síncrona adecuada son algunos ejemplos de buenas prácticas de diseño digital. A continuación se enumeran algunos recursos para aprender buenas prácticas de codificación HDL.
Recursos para una buena guía de estilo de codificación HDL
| Descripción | del recurso|
|---|---|
| Buenas prácticas de diseño de alta velocidad (ODSWTC01) | Formación gratuita en línea |
| Estilos de codificación HDL recomendados | Una sección en la Guía del usuario de Intel® Quartus® Prime Pro Edition |
| Prácticas de diseño recomendadas | Una sección en la Guía del usuario de Intel® Quartus® Prime Pro Edition |
| Libro de cocina de síntesis avanzada con ejemplos de diseño (libro de cocina.zip) | PDF con ejemplos de diseño |
Propiedad intelectual
Las FPGA Intel® admiten una amplia cartera de propiedad intelectual (IP) diseñada específicamente para su uso en FPGA Intel®. Cada IP incluye un modelo de simulación para la verificación del diseño antes de la implementación del dispositivo. Consulte los siguientes vínculos para obtener más información sobre los núcleos IP disponibles y el ecosistema IP dentro del software Intel® Quartus® Prime.
Recursos de propiedad intelectual
| Descripción | del recurso|
|---|---|
| Cartera DE IP de Intel® FPGA | Descripción general de la cartera intel® FPGA IP |
| Introducción a los núcleos IP Intel® FPGA | Cómo el catálogo IP y el editor de parámetros administran los núcleos IP en el software Intel® Quartus® Prime |
| Buscador de IP DE FPGA Intel® | Una lista completa de núcleos IP Intel® FPGA |
Diseñador de plataformas
Vea el webcast de Introducción al Diseñador de plataformas
El Diseñador de plataformas es una herramienta gráfica de integración de sistemas que le permite integrar rápidamente un sistema de componentes complejos.
Utilizando un marco de interconexión estandarizado (Avalon® o AMBA* AXI*), puede integrar la propiedad intelectual de terceros, de la IP de su propia organización o de módulos de caja negra aún por definir. Todos los núcleos IP Intel® FPGA cumplen con las especificaciones de interfaz de Platform Designer.
El Diseñador de plataformas genera el HDL para la creación de instancias en el resto de su diseño fpga.
Documentación de Platform Designer
| Descripción | del recurso|
|---|---|
| Creación de un sistema con Platform Designer | Conceptos básicos del uso del Diseñador de plataformas |
| Creación de componentes del Diseñador de plataformas | Cómo integrar componentes de propiedad intelectual (PI) para su uso en platform Designer |
| Interconexión del diseñador de plataformas | Detalles sobre las interfaces de transmisión y asignación de memoria disponibles en los estándares de interconexión Avalon® y AMBA* AXI* |
| Optimización del rendimiento del sistema del Diseñador de plataformas | Optimización de canalizaciones y manejo del arbitraje de buses en un sistema de Platform Designer |
| Referencia Tcl de la interfaz de componentes | Referencia de la interfaz de programación de aplicaciones (API) para integrar IP en el sistema Platform Designer |
| Componentes de diseño del sistema del Diseñador de plataformas | Descripción de los componentes de interconexión disponibles en el Diseñador de plataformas |
Cursos de capacitación de Platform Designer (anteriormente Qsys)
Ejemplos de diseño de Platform Designer
| Descripción | de los recursos|
|---|---|
| Diseñador de plataformas - Ejemplo de diseño | Ejemplo de diseño descargable de un probador de memoria implementado en el Diseñador de plataformas. |
| Ejemplo de diseño de memoria AXI* | Interfaz del agente AMBA* AXI*-3 en un sencillo componente de memoria personalizado de Verilog. |
| Ejemplo de simulación BFM: interfaz de puente HPS AXI* para núcleo FPGA | Una interfaz de sistema de procesador duro (HPS) para el puente FPGA AXI* (h2f). |
| Guía del usuario de Avalon® Verification IP Suite (PDF) | Modelos funcionales de bus (BFEM) para verificar núcleos IP utilizando interfaces Avalon®. |
| Archivos de diseño (.zip) | |
| Mentor Graphics* AXI* Verification IP Suite (PDF) | BFEM para verificar núcleos IP mediante interfaces AMBA* AXI*. |
Libros Blancos
| Descripción | del recurso|
|---|---|
| Comparación de los enfoques de integración ip para la implementación de FPGA | Analiza los desafíos de interconexión en dispositivos FPGA complejos. |
| Aplicación de los beneficios de la arquitectura de red en un chip al diseño del sistema FPGA | Describe las ventajas de las arquitecturas de red en un chip (NoC) en el diseño de sistemas Intel® FPGA. |
3. Simulación
Descripción general de la simulación
El software Intel® Quartus® Prime es compatible con RTL y simulación de diseño a nivel de puerta en simuladores EDA compatibles.
La simulación implica:
- Configuración del entorno de trabajo del simulador
- Compilación de bibliotecas de modelos de simulación
- Ejecución de la simulación
El software Intel® Quartus® Prime admite el uso de un flujo de simulación con scripts para automatizar el procesamiento de simulaciones en su entorno de simulación preferido.
En el software Intel® Quartus® Prime Standard Edition, tiene la opción de utilizar el flujo de herramientas NativeLink, que automatiza el lanzamiento del simulador elegido.
Flujo de simulación con scripts
La integración de un simulador HDL en el flujo de herramientas de software Intel® Quartus® se describe en la siguiente sección de la Guía del usuario del software Intel® Quartus® | Manual:
- Simulación de diseños Intel® FPGA (Pro Edition | Edición Estándar)
Cuando se utiliza el Diseñador de plataformas para configurar núcleos y sistemas IP, se generan scripts de configuración del entorno de simulación para los simuladores EDA compatibles.
Al crear varios sistemas de Platform Designer, debe ejecutar "Generate Simulator Setup Script for IP" para crear un script combinado para sus sistemas en Platform Designer.
- Generación de un script de configuración de simulador combinado(Pro Edition | Edición Estándar)
Puede incorporar scripts de simulación de núcleo IP generados en un script de simulación de nivel superior que controle la simulación de todo su diseño. Después de ejecutar ip-setup-simulation, utilice la siguiente información para copiar las secciones de la plantilla y modificarlas para usarlas en un nuevo archivo de script de nivel superior.
- Aldec Active-HDL (Pro Edition | Edición Estándar )
- Aldec Riviera-PRO (Pro Edition | Edición Estándar )
- Cadence Incisive Enterprise (Pro Edition | Edición Estándar )
- Mentor Graphics* ModelSim*-Intel® FPGA Edition (incluido con el software Intel® Quartus® Prime) ( Pro Edition | Edición Estándar )
- Mentor Graphics* ModelSim* - PE ( Pro Edition | Edición Estándar )
- Mentor Graphics* ModelSim* - SE ( Pro Edition | Edición Estándar )
- Mentor Graphics* QuestaSim ( Pro Edition | Edición Estándar )
- Synopsys* VCS y VCS MX (Pro Edition | Edición Estándar)
También puede consultar los siguientes vídeos para obtener orientación sobre la configuración de simulaciones.
Flujo de simulación de NativeLink
En el software Intel® Quartus® Prime Standard Edition, tiene la opción de utilizar NativeLink. Esto le permite iniciar automáticamente todos los pasos necesarios para simular su diseño después de modificar su código fuente o IP.
La función NativeLink integra su simulador EDA con el software Intel® Quartus® Prime Standard Edition automatizando lo siguiente:
- Generación de archivos específicos del simulador y scripts de simulación.
- Compilación de librerías de simulación.
- Lanzamiento automático de su simulador después del análisis y elaboración, análisis y síntesis del software Intel® Quartus® Prime, o después de una compilación completa.
Recursos para la configuración de NativeLink Simulation
| Descripción | del recurso|
|---|---|
| Uso de la simulación NativeLink | Un capítulo en la Guía del usuario de Intel Quartus Prime Standard Edition: Simulación de terceros |
| Cómo configurar la simulación de NativeLink | Un breve video que muestra cómo configurar NativeLink para un diseño simple |
Recursos de simulación
Recursos de simulación
El software Intel® Quartus® Prime Standard Edition es compatible con estos simuladores EDA:
- Aldec Active-HDL
- Aldec Riviera-PRO
- Cadencia Empresa Incisiva
- Mentor Graphics* ModelSim*-Intel FPGA (incluido con el software Intel® Quartus® Prime)
- Mentor Graphics* ModelSim* - PE
- Mentor Graphics* ModelSim* - SE
- Gráficos mentor* QuestaSim
- Synopsys* VCS y VCS MX
La integración de un simulador HDL en el flujo de herramientas de software Intel® Quartus® se describe en la sección Simulación de diseños intel FPGA en la Guía del usuario de Intel Quartus Prime Pro Edition: Simulación de terceros.
4. Síntesis
Visión general de la síntesis
La etapa de síntesis lógica del flujo de diseño de software Intel® Quartus® tomará el código de nivel de transferencia de registro (RTL) y creará una lista de netlist de primitivas de nivel inferior (la netlist posterior a la síntesis). La netlist posterior a la síntesis se utilizará como entrada al Fitter, que colocará y enrutará el diseño.
El software Intel® Quartus® Prime y Quartus® II incluye síntesis integrada avanzada e interfaces con otras herramientas de síntesis de terceros. El software también ofrece visores de netlist esquemáticos que puede usar para analizar una estructura de un diseño y ver cómo el software interpretó su diseño.
Los resultados de la síntesis se pueden ver con los visores Quartus® Netlist,tanto después de la elaboración de RTL como después de Technology Mapping.
Documentación de síntesis
| Descripción | del título|
|---|---|
| Síntesis integrada de Quartus Prime | La herramienta de síntesis integrada de software Intel® Quartus® Prime admite la síntesis de VHDL, Verilog, SystemVerilog y lenguajes de entrada de diseño heredados de Intel® FPGA. |
| Soporte de Synplify | El flujo de herramientas de software Intel® Quartus® Prime también es compatible con los sintetizadores lógicos Synplicity Synplify y Synplify Pro. |
| Mentor Graphics* Compatibilidad con RTL de precisión | El flujo de herramientas de software Intel® Quartus® Prime también es compatible con el sintetizador RTL de precisión Mentor Graphics*. |
Entrenamiento de síntesis y demostraciones
| Descripción | del título|
|---|---|
| Uso del software Quartus® Prime: una introducción (ODSW1100) | Familiarícese con el entorno básico de diseño de software Quartus® Prime. Aprenderá sobre un flujo de diseño básico de FPGA y cómo usar el software Quartus® Prime en el flujo. Este es un curso en línea de 1.5 horas. |
| La serie de diseño de software Quartus® Prime: Foundation (Standard) (ODSW1110) | Aprenda a usar el software Quartus® Prime para desarrollar un diseño FPGA o CPLD desde el diseño inicial hasta la programación del dispositivo. Este es un curso en línea de 3.5 horas. |
| La serie de diseño de software Quartus® Prime: Foundation (IDSW110) | Cree un proyecto, introduzca archivos de diseño, compile y configure el dispositivo para ver el diseño funcionando en el sistema. Introduzca restricciones de temporización y analice un diseño mediante el Analizador de temporización. Descubra cómo el software interactúa con las herramientas EDA comunes utilizadas para la síntesis y la simulación. Este es un curso de 8 horas dirigido por un instructor. |
Síntesis de alto nivel
La herramienta de síntesis de alto nivel (HLS) de Intel toma una descripción de diseño escrita en C ++ y genera código RTL que está optimizado para Intel® FPGA.
Para obtener más información sobre el compilador Intel® HLS, incluida la documentación, los ejemplos y los cursos de formación, consulte la página de asistencia de HLS.
Documentación de HLS
| Descripción | del documento|
|---|---|
| Guía de introducción de HLS | Muestra cómo inicializar el entorno del compilador de síntesis de alto nivel. También incluye ejemplos de diseño y tutoriales para demostrar formas de usar eficazmente el compilador. |
| Guía del usuario de HLS | Proporciona instrucciones sobre cómo sintetizar, verificar y simular núcleos IP para productos Intel® FPGA. |
| Manual de referencia de HLS | Proporciona información sobre el flujo de diseño de componentes de síntesis de alto nivel (HLS), incluidas las opciones de comandos y otros elementos de programación que puede utilizar en el código de componentes. |
| Guía de mejores prácticas de HLS | Ofrece consejos y orientación sobre cómo optimizar el diseño de los componentes utilizando la información proporcionada por el compilador de HLS. |
5. Instalador
Fitter - Edición Pro
Con el software Intel® Quartus® Prime Pro Edition, el Fitter hace su trabajo en etapas controlables individualmente; puede optimizar cada etapa individualmente ejecutando solo esa etapa del proceso de ajuste, iterando para optimizar esa etapa.
Etapas más adecuadas
| Optimización incremental | de la etapa de ajuste|
|---|---|
| Plan | Después de esta etapa, puede ejecutar un análisis de temporización posterior al plan para verificar las restricciones de temporización y validar las ventanas de temporización entre relojes. Vea las propiedades de ubicación y periferia y realice la planificación del reloj para los diseños Intel® Arria® 10 FPGA e Intel® Cyclone® 10 FPGA. |
| Lugar temprano | Después de esta etapa, el Planificador de chips puede mostrar una colocación inicial de alto nivel de los elementos de diseño. Utilice esta información para guiar sus decisiones de planificación de pisos. Para intel® Stratix® 10 diseños de FPGA, también puede realizar una planificación temprana del reloj después de ejecutar esta etapa. |
| Lugar | Después de esta etapa, valide la utilización de recursos y lógica en los informes de compilación y revise la ubicación de los elementos de diseño en el Planificador de chips. |
| Ruta | Después de esta etapa, realice una configuración detallada y mantenga el cierre de tiempo en el Analizador de tiempo y vea las congestiones de enrutamiento a través del Planificador de chips. |
| Tiempo de tiempo | Después de esta etapa, revise los resultados de Retiming en el informe Fitter y corrija cualquier restricción que limite la optimización de retiming adicional. |
De forma predeterminada, el Fitter se ejecutará a través de todas sus etapas. Sin embargo, puede analizar los resultados de las etapas de Fitter para evaluar su diseño antes de ejecutar la siguiente etapa o antes de ejecutar una compilación completa. Para obtener más información sobre cómo utilizar las etapas de Fitter para controlar la calidad de los resultados de su diseño, consulte la sección Ejecución del Fitter en la Guía del usuario del compilador: Intel® Quartus® Prime Pro Edition.
Puede especificar varias configuraciones para dirigir el nivel de esfuerzo del Instalador para cosas como el empaquetado de registros, la duplicación y fusión de registros, y el nivel de esfuerzo general. Para obtener más información sobre la configuración de Fitter, consulte las discusiones en la sección Referencia de configuración de Fitter en la Guía del usuario del compilador: Intel® Quartus® Prime Pro Edition.
Fitter - Edición Estándar
En el software Intel® Quartus® Prime Standard Edition, puede especificar varias configuraciones para dirigir el nivel de esfuerzo del Instalador, como el empaquetado de registros, la duplicación y fusión de registros y el nivel de esfuerzo general. Para obtener una lista completa de la configuración de Fitter, consulte página de ayuda de Configuración del compilador
Para obtener más información sobre la configuración de Fitter, consulte los debates en
- Reducción del tiempo de compilación de la guía del usuario de Intel® Quartus® Prime Standard Edition: Compilador
- Sección Cierre y optimización de temporización de la Guía del usuario de Intel® Quartus® Prime Standard Edition: Optimización del diseño
6. Análisis de tiempos
Descripción general del análisis de tiempo
El analizador de temporización determina las relaciones de temporización que deben cumplirse para que el diseño funcione correctamente y comprueba los tiempos de llegada con los tiempos necesarios para verificar el tiempo.
El análisis de tiempo implica muchos conceptos fundamentales: arcos asíncronos vs. síncronos, tiempos de llegada y requeridos, requisitos de configuración y retención, etc. Estos se definen en la sección Conceptos básicos de análisis de temporización de la Guía del usuario de Intel® Quartus® Prime Standard Edition: Analizador de temporización.
El Analizador de tiempo aplica sus restricciones de tiempo y determina los retrasos de tiempo a partir de los resultados de la implementación de su diseño por parte del Instalador en el dispositivo de destino.
El analizador de tiempo debe funcionar a partir de una descripción precisa de sus requisitos de tiempo, expresados como restricciones de tiempo. La sección Diseños restrictivos de la Guía del usuario de Intel® Quartus® Prime Standard Edition: Analizador de temporización describe cómo se pueden agregar restricciones de temporización a los archivos .sdc, para su uso tanto por el Instalador como por el Analizador de temporización.
El cierre de tiempo es un proceso iterativo de refinar las restricciones de tiempo; ajustar los parámetros para la síntesis y el Fitter, y gestionar las variaciones de semillas del fitter.
Analizador de tiempo
El analizador de temporización Intel Quartus Prime
El analizador de temporización del software Intel® Quartus® Prime es una potente herramienta de análisis de temporización de estilo ASIC que valida el rendimiento de temporización de toda la lógica de su diseño mediante una metodología de restricción, análisis e informes estándar de la industria. El analizador de temporización se puede controlar desde una interfaz gráfica de usuario o desde una interfaz de línea de comandos para restringir, analizar e informar los resultados de todas las rutas de temporización del diseño.
Puede encontrar una guía de usuario completa sobre timing Analyzer en la sección Running the Timing Analyzer de la Guía del usuario de Intel® Quartus® Prime Standard Edition: Timing Analyzer.
Si es nuevo en el análisis de temporización, consulte la sección Flujo recomendado para usuarios primerizos de la Guía del usuario de Intel® Quartus® Prime Standard Edition: Analizador de temporización. Esto describe el flujo de diseño completo utilizando restricciones básicas.
Cursos de capacitación de Timing Analyzer
| Tipo | de duración | del curso | Número de curso |
|---|---|---|---|
| La serie de diseño de software Intel Quartus Prime: análisis de temporización | 8 Horas | Intrusor-Led | IDSW120 |
| Análisis de tiempo avanzado con TimeQuest | 8 Horas | Dirigido por un instructor | IDSW125 |
| Analizador de tiempo: Introducción al análisis de tiempo | 15 Minutos | En línea gratis | ODSW1115 |
| Analizador de temporización: GUI del analizador de temporización | 31 Minutos | En línea gratis | ODSW1116 |
| Analizador de temporización: Integración e informes de Intel Quartus Prime | 25 Minutos | En línea gratis | ODSW1117 |
| Analizador de temporización: restricciones SDC requeridas | 34 Minutos | En línea gratis | ODSW1118 |
| Sincronización del cierre mediante informes personalizados de TimeQuest | 24 Minutos | En línea gratis | OTIM1100 |
Cierre de tiempo
Si el analizador de temporización determina que no se cumplen las especificaciones de temporización, el diseño debe optimizarse para la sincronización hasta que se cierre la discrepancia y se cumplan las especificaciones de temporización.
El cierre por tiempo implica varias técnicas posibles. Las técnicas más efectivas variarán con cada diseño. El capítulo Cierre y optimización de temporización de la Guía del usuario de optimización de diseño: Intel Quartus Prime Pro Edition ofrece muchos consejos prácticos sobre el proceso de cierre de temporización.
Hay varios cursos de capacitación adicionales para ayudarlo a comprender cómo evaluar su diseño para las técnicas de cierre de sincronización correctas.
Cursos de capacitación de timing closure
| Tipo | de duración | del curso | Número de curso |
|---|---|---|---|
| Compilación incremental basada en bloques en el software Intel® Quartus® Prime Pro: cierre de tiempo y consejos | 22 Minutos | En línea gratis | OIBBC102 |
| Evaluación del diseño para el cierre de tiempo | 55 Minutos | En línea gratis | ODSWTC02 |
| Las mejores prácticas de diseño de HDL para el cierre por tiempo | 61 Minutos | En línea gratis | OHDL1130 |
| Sincronización del cierre mediante informes personalizados de TimeQuest | 24 Minutos | En línea gratis | OTIM1100 |
| Cierre de temporización con el software Quartus® II | 8 Horas | Dirigido por un instructor | IDSW145 |
7. Optimización del diseño
Descripción general de la optimización del diseño
El software Intel® Quartus® Prime y Quartus® II incluyen una amplia gama de características para ayudarle a optimizar su diseño para el área y la sincronización. En esta sección se proporcionan los recursos que le ayudarán con las técnicas y herramientas de optimización del diseño.
El software Intel® Quartus® Prime y Quartus® II ofrecen optimización de netlist de síntesis física para optimizar los diseños más allá del proceso de compilación estándar. La síntesis física ayuda a mejorar el rendimiento de su diseño, independientemente de la herramienta de síntesis utilizada.
Documentación de soporte de optimización
| Descripción | del título|
|---|---|
| Optimización de área y tiempo | Esta sección de la guía del usuario explica cómo reducir el uso de recursos, reducir los tiempos de compilación y mejorar el rendimiento de la sincronización al diseñar para dispositivos Intel®. |
| Análisis y optimización del plano de planta de diseño | Esta sección de la guía del usuario describe cómo utilizar el Planificador de chips para analizar y optimizar el plano de planta de sus diseños. En este capítulo también se explica cómo utilizar la región de bloqueo lógico para controlar la ubicación. |
| Gestión de cambios de ingeniería con el planificador de chips | En esta sección de la guía del usuario se describe cómo utilizar el Planificador de chips para implementar órdenes de cambio de ingeniería (EPO) para dispositivos compatibles. |
| Optimizaciones de Netlist y síntesis física | Esta sección de la guía del usuario explica cómo las optimizaciones de netlist y la síntesis física en el software Intel® Quartus® Prime pueden modificar la netlist de su diseño y ayudar a mejorar la calidad de sus resultados. |
| Centro de recursos de compilación incremental | Esta página web del centro de recursos muestra cómo puede utilizar la compilación incremental para reducir los tiempos de compilación y conservar los resultados durante la optimización. |
Cursos de formación en optimización del diseño
| Tipo | de duración | del curso | Número de curso |
|---|---|---|---|
| Uso del software Intel® Quartus® Prime Pro: Planificador de chips | 29 Minutos | En línea gratis | OPROCHIPPLAN |
| Uso del Explorador de espacio de diseño | 21 Minutos | En línea gratis | ODSE |
| Sincronización del cierre mediante informes personalizados de Timequest | 24 Minutos | En línea gratis | OTIM1100 |
| Las mejores prácticas de diseño de HDL para el cierre por tiempo | 1 hora | En línea gratis | OHDL1130 |
Herramientas de optimización de diseño
El software Intel® Quartus® Prime proporciona herramientas que presentan su diseño de manera visual. Estas herramientas le permiten diagnosticar cualquier área problemática en su diseño, en términos de ineficiencias lógicas o físicas.
- Puede utilizar Netlist Viewers para ver una representación esquemática de su diseño en varias etapas del proceso de implementación: antes de la síntesis, después de la síntesis y después del lugar y la ruta. Esto le permite confirmar su intención de diseño en cada etapa.
- El Planificador de particiones de diseño le ayuda a visualizar y revisar el esquema de partición de un diseño al mostrar información de temporización, densidades de conectividad relativas y la ubicación física de las particiones. Puede localizar particiones en otros visores o modificar o eliminar particiones.
- Con el Planificador de chips,puede realizar asignaciones de planos de planta, realizar análisis de energía y visualizar rutas críticas y congestión de enrutamiento. El Planificador de particiones de diseño y el Planificador de chips le permiten particionar y diseñar su diseño a un nivel superior.
- Design Space Explorer II (DSE) automatiza la búsqueda de los ajustes que dan los mejores resultados en cualquier diseño individual. DSE explora el espacio de diseño de su diseño, aplica varias técnicas de optimización y analiza los resultados para ayudarlo a descubrir la mejor configuración para su diseño.
El uso de estas herramientas puede ayudarlo a optimizar la implementación del dispositivo.
Visores de Netlist
Los visores de netlist del software Intel® Quartus® Prime proporcionan formas poderosas de ver su diseño en varias etapas. El sondeo cruzado es posible con otras vistas de diseño: puede seleccionar un elemento y resaltarlo en las ventanas Planificador de chips y Visor de archivos de diseño.
- El visor RTL muestra la lógica y las conexiones inferidas por el sintetizador, después de la elaboración de la jerarquía y los bloques lógicos principales. Puede utilizar el Visor RTL para comprobar visualmente su diseño antes de la simulación u otros procesos de verificación.
- El Visor de mapas tecnológicos (Post-Mapping) puede ayudarle a localizar nodos en su netlist después de la síntesis, pero antes del lugar y la ruta.
- El Visor de mapas de tecnología (Post-Fitting) muestra la lista de redes después de lugar y ruta. Esto puede diferir de la lista de redes post-mapping porque el instalador puede realizar optimizaciones para cumplir con las restricciones durante la optimización física.
El Visor RTL muestra la lógica inferida por la herramienta Síntesis después de la elaboración de la jerarquía y los bloques funcionales principales.
El Visor de mapas de tecnología muestra la lógica después de la síntesis (la "vista de mapa de publicación") o después de la colocación y el enrutamiento (la "vista de ajuste de publicación").
Visores de netlist y máquina de estado finito
Vea una demostración del software Quartus® Netlist Viewer y Finite State Machine Viewer en los videos a continuación.
Visores Intel® Quartus® Prime Netlist: herramientas que ayudan a analizar y depurar sus diseños (parte 1)
Intel® Quartus® Prime RTL Viewer y State Machine Viewer proporcionan formas sencillas de ver los resultados de síntesis iniciales y totalmente mapeados durante los procesos de depuración, optimización y entrada de restricciones.
Visores Intel® Quartus® Prime Netlist: herramientas que ayudan a analizar y depurar sus diseños (parte 2)
Intel® Quartus® Prime RTL Viewer y State Machine Viewer proporcionan formas sencillas de ver los resultados de síntesis iniciales y totalmente mapeados durante los procesos de depuración, optimización y entrada de restricciones.
Recursos de Netlist Viewers
| Descripción | del recurso|
|---|---|
| Optimización de la lista de diseño | Una sección en la Guía del usuario de Intel® Quartus® Prime Standard Edition: Optimización del diseño, que cubre el uso de los visores Netlist. |
Planificador de chips
El análisis del plano de planta de diseño ayuda a cerrar el tiempo y garantizar un rendimiento óptimo en diseños altamente complejos. El planificador de chips del software Intel® Quartus® Prime le ayuda a cerrar rápidamente el tiempo en sus diseños. Puede utilizar el Planificador de chips junto con las regiones de bloqueo lógico para compilar sus diseños jerárquicamente y ayudar con el plano de planta. Además, utilice particiones para conservar los resultados de ubicación y enrutamiento de ejecuciones de compilación individuales.
Puede realizar análisis de diseño, así como crear y optimizar el plano de planta de diseño con el Planificador de chips. Para realizar asignaciones de E/S, utilice el Planificador de pines.
Recursos de Chip Planner
| Descripción | deltipo de | recurso |
|---|---|---|
| Análisis y optimización del plano de planta de diseño | Guía del usuario de optimización del diseño: Capítulo de Intel® Quartus® Prime Pro Edition | Documentación principal para Design Floorplan y Chip Planner |
| Video instructivo de Chip Planner (Parte 1 de 2) | Vídeo E2E | Tutorial de Chip Planner: Rutas de sincronización de referencia cruzada, Fan-in, Fan-out, Retrasos de enrutamiento y Regiones de reloj |
| Video instructivo de Chip Planner (Parte 2 de 2) | Vídeo E2E | Tutorial de Chip Planner: Utilización de enrutamiento, búsqueda de elementos de diseño y regiones de bloqueo lógico |
| Realización de cambios ECO con Intel FPGA Quartus Chip Planner y Resource Property Editor (Parte 1 de 3) | Vídeo E2E | Realizar cambios tardíos y pequeños en la orden de cambio de ingeniería (ECO) utilizando el Planificador de chips |
| Realización de cambios ECO mediante Intel FPGA Quartus Chip Planner y Resource Property Editor (Parte 2 de 3) | Vídeo E2E | Realizar pequeños cambios ECO tardíos utilizando el Planificador de chips |
| Realizar cambios ECO con Intel FPGA Quartus Chip Planner y Resource Property Editor (Parte 3 de 3) | Vídeo E2E | Realizar pequeños cambios ECO tardíos utilizando el Planificador de chips |
| Cómo rastrear el enrutamiento local del reloj recuperado de CDR desde el canal del transceptor hasta el pin de E/S utilizando el Analizador de temporización y el Planificador de chips | Vídeo E2E | Un ejemplo de cómo usar el Planificador de chips con el Analizador de tiempo |
Explorador espacial de diseño II
Design Space Explorer II (DSE) le permite explorar los numerosos parámetros disponibles para la compilación de diseños.
Puede utilizar el DSE para administrar varias compilaciones con diferentes parámetros para encontrar la mejor combinación de parámetros que le permitan lograr el cierre de tiempo.
Recursos de Design Space Explorer II
| Descripción | del recurso|
|---|---|
| Optimización con Design Space Explorer II | Guía del usuario de introducción: Intel® Quartus® Prime Pro Edition |
| Ejemplo de diseño de Design Space Explorer (DSE) | Un ejemplo de una exploración espacial de diseño |
| Uso de Design Space Explorer (ODSE) | Formación online gratuita, 21 minutos |
8. Depuración en chip
Descripción general de la depuración en chip
A medida que las FPGA aumentan en rendimiento, tamaño y complejidad, el proceso de verificación puede convertirse en una parte crítica del ciclo de diseño de FPGA. Para aliviar la complejidad del proceso de verificación, Intel proporciona una cartera de herramientas de depuración en chip. Las herramientas de depuración en chip permiten la captura en tiempo real de los nodos internos en su diseño para ayudarlo a verificar su diseño rápidamente sin el uso de equipos externos, como un analizador lógico de banco o un analizador de protocolos. Esto puede aliviar el número de pines necesarios para el sondeo de señal a nivel de placa. Para obtener una guía de todas las herramientas de la cartera de depuración, consulte la sección Herramientas de depuración del sistema en la Guía del usuario de Herramientas de depuración: Intel® Quartus® Prime Pro Edition.
- Consola del sistema: mediante un intérprete de Tcl, la consola del sistema presenta una interfaz scriptable entre una estación de trabajo y los componentes del Diseñador de plataformas del dispositivo.
- Transceiver Toolkit - Pruebe y ajuste la calidad de la señal de enlace del transceptor
- Signal Tap Logic Analyzer: utiliza recursos fpga locales para muestrear nodos de prueba y genera la información a través de pantallas gráficas de forma de onda en la GUI del software Intel Quartus Prime
- Sonda de señal: enrutar de forma incremental las señales internas a los pines de E/S para la supervisión
- Interfaz del analizador lógico: multiplexe un conjunto de señales a un pequeño número de pines de E/S de repuesto para la supervisión
- Fuentes y sondas en el sistema: valores lógicos de unidad y ejemplo mediante JTAG
- Editor de contenido de memoria en el sistema: visualización y edición de memoria en chip
- Interfaz JTAG virtual: permite las comunicaciones con la interfaz JTAG
La depuración de la memoria externa se ve facilitada por el Kit de herramientas de interfaz de memoria externa,que se detalla en el Centro de soporte de la interfaz de memoria externa.
El kit de herramientas del transceptor ofrece amplias instalaciones para verificar la calidad y el rendimiento de la señal del transceptor. Para obtener más información sobre este kit de herramientas, consulte la página del producto Transceiver Toolkit.
Ejemplos de depuración en chip
Ejemplos de diseño de depuración en chip
Estos son algunos ejemplos que le ayudarán a aprovechar las características disponibles para escenarios de depuración comunes.
- Ejemplos de diseño de flujo de activación basado en el estado de SignalTap II Logic Analyzer ›
- Ejemplo de fuentes y sondas en el sistema ›
- Ejemplos de kits de herramientas de transceptores para dispositivos Stratix® V GX, Arria® V GX/GT, Cyclone® V GX/GT y Stratix® IV GX/GT ›
- Ejemplos de diseño de la consola del sistema (formato de archivo de software .qar Quartus®)
Depuración en chip - Cursos de formación
Cursos de formación en depuración en chip
Depuración en chip - Otros recursos
Depuración en chip - otros recursos
| Descripción | del recurso|
|---|---|
| Guía del usuario de Intel® FPGA Virtual JTAG (Intel® FPGA_virtual_jtag) IP Core (PDF) | La IP Intel® FPGA_virtual_jtag Intel® FPGA se comunica a través de un puerto JTAG, lo que le permite desarrollar soluciones de depuración personalizadas. |
AN 323: Uso de analizadores lógicos integrados SignalTap II en sistemas SOPC Builder (PDF) |
Uso de SignalTap para monitorear señales ubicadas dentro de un módulo del sistema generado por el Diseñador de plataformas. |
| AN 446: Depuración de sistemas Nios® II con el analizador lógico SignalTap II (PDF) | Esta nota de aplicación examina el uso del complemento Nios® II dentro del analizador lógico Signal Tap y presenta las capacidades, las opciones de configuración y los modos de uso del complemento. |
| AN 799: Depuración rápida de diseños Intel® Arria® 10 utilizando sonda de señal y recompilación rápida | Acceda a señales internas con un impacto mínimo en su diseño. |
Temas avanzados
Flujos de diseño basados en bloques
El software de diseño Intel® Quartus® Prime Pro Edition ofrece flujos de diseño basados en bloques. Hay dos tipos: los flujos de compilación incremental basada en bloques y reutilización de bloques de diseño, que permiten a su equipo de desarrollo geográficamente diverso colaborar en un diseño.
La compilación incremental basada en bloques consiste en conservar o vaciar una partición dentro de un proyecto. Esto funciona con particiones centrales y no requiere archivos adicionales ni planificación de pisos. La partición se puede vaciar, conservar en las instantáneas Origen, Síntesis y Final.
El flujo de reutilización de bloques de diseño permite reutilizar un bloque de un diseño en un proyecto diferente mediante la creación, conservación y exportación de una partición. Con esta función, puede esperar una entrega limpia de módulos cerrados por tiempo entre diferentes equipos.
Recursos de diseño basados en bloques
- Sección Flujo de diseño basado en bloques en la Guía del usuario de Intel® Quartus® Prime Pro Edition
- Tutorial: Intel® FPGA Design Block Reuse Flow (Intel® Arria® 10 GX, Software Intel® Quartus® Prime v17.1) ›
- Archivo de diseño (.zip) ›
- Formación: Reutilización de bloques de diseño (OBBDR100) ›
- Formación: Compilación incremental basada en bloques (Parte 1 de 3) (OIBBC100) ›
- Formación: Compilación incremental basada en bloques (Parte 2 de 3) (OIBBC101) ›
- Formación: Compilación incremental basada en bloques (Parte 3 de 3) (OIBBC102) ›
Recompilación rápida
Rapid Recompile permite la reutilización de la síntesis anterior y los resultados más ajustados cuando es posible, y no reprocesa los bloques de diseño sin cambios. Rapid Recompile puede reducir el tiempo total de compilación después de realizar pequeños cambios de diseño. Rapid Recompile admite cambios ECO funcionales basados en HDL y le permite reducir el tiempo de compilación al tiempo que conserva el rendimiento de la lógica sin cambios.
Recompilación rápida - Recursos de soporte
| Descripción | del recurso|
|---|---|
| Ejecución de recompilación rápida | Sección de recompilación rápida en el volumen 2 del Manual Intel® Quartus® Prime Pro Edition |
| AN 799: Depuración rápida de diseño Intel® Arria® 10 mediante sonda de señal y recompilación rápida (PDF) | Una nota de aplicación que muestra cómo Rapid Recompile reduce el tiempo de compilación para pequeños cambios |
Reconfiguración parcial
La reconfiguración parcial (PR) le permite reconfigurar una parte de la FPGA dinámicamente mientras el diseño restante de la FPGA continúa funcionando.
Puede crear varias personas para una región de su dispositivo y reconfigurar esa región sin afectar las operaciones en áreas fuera de esa persona.
Para obtener más información sobre la reconfiguración parcial, consulte la página Reconfiguración parcial.
Scripting
El software Intel® Quartus® Prime y Quartus® II incluye un completo soporte de scripting para flujos de diseño de scripts de línea de comandos y lenguaje de comandos de herramientas (Tcl). Los ejecutables separados para cada etapa del flujo de diseño de software, como la síntesis, el ajuste y el análisis de tiempo, incluyen opciones para realizar configuraciones comunes y realizar tareas comunes. La interfaz de programación de aplicaciones (API) de secuencias de comandos Tcl incluye comandos que cubren la funcionalidad básica a avanzada.
Secuencias de comandos de línea de comandos
Puede utilizar los ejecutables de línea de comandos de software Intel® Quartus® Prime o Quartus® II en archivos por lotes, scripts de shell, makefiles y otros scripts. Por ejemplo, utilice el siguiente comando para compilar un proyecto existente:
$ quartus_sh --Flow Compile
Secuencias de comandos Tcl
Utilice la API de Tcl para cualquiera de las siguientes tareas:
- Creación y gestión de proyectos
- Hacer tareas
- Compilación de diseños
- Extracción de datos de informes
- Realización de análisis de tiempo
Puede comenzar con algunos de los ejemplos en la página web de ejemplos Tcl de software Quartus® II. A continuación se enumeran varios otros recursos.
Recursos de scripting
| Descripción | del recurso|
|---|---|
| Manual de referencia de secuencias de comandos de Quartus® II | Cubre tanto los ejecutables de línea de comandos de software de Quartus® como los paquetes y comandos Tcl desde un shell de software de Quartus® |
| Manual de referencia del archivo de configuración de Quartus® Prime Standard Edition | Cubre la configuración de parámetros que se encuentran en el archivo de configuración de software Quartus® (.qsf). |
| Secuencias de comandos de línea de comandos | Una sección de la Guía del usuario de Intel Quartus Prime Standard Edition. |
| Quartus® II Ejemplos de Tcl | Una página web con varios ejemplos útiles de scripts Tcl. |
| Secuencias de comandos de línea de comandos (ODSW1197) | Capacitación en línea que presenta las capacidades de scripting de línea de comandos en el software Intel® Quartus® (30 min). |
| Introducción a Tcl (ODSW1180) | Introducción a la sintaxis de secuencias de comandos Tcl. |
| Secuencias de comandos Tcl de software Quartus® II (ODSW1190) | Capacidades de Tcl Scripting en el software Quartus® II. |
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