Configuración del dispositivo: Centro de asistencia
El Centro de asistencia para la configuración de dispositivos proporciona documentación y capacitación para seleccionar un diseño e implementar las características de configuración.
Encontrará información sobre cómo seleccionar, diseñar e implementar esquemas y características de configuración. También hay directrices sobre cómo abrir el sistema y depurar los vínculos de configuración. Esta página está organizada en categorías que se alinean con un flujo de diseño del sistema de configuración de principio a fin.
Obtenga recursos de asistencia para dispositivos Intel Agilex® 7, Intel® Stratix® 10, Intel® Arria® 10 y Intel® Cyclone® 10 en las páginas a continuación. Para otros dispositivos, busque en los siguientes enlaces: Documentación, Cursos de entrenamiento, Intel® FPGA Videos rápidos, Intel® FPGA Ejemplos de diseño y FPGA Base de conocimientos.
Nota: La información para dispositivos Agilex® 5 se actualizará en futuras versiones.
1. Detalles de configuración específicos del dispositivo
Tabla 1 - Descripción general de los esquemas de configuración y las características
de dispositivos | Esquemas de configuración Características | de configuración | |||||||
---|---|---|---|---|---|---|---|---|---|
Esquema |
Ancho de datos |
Frecuencia de reloj máxima |
Velocidad de datos máxima |
Seguridad de diseño |
Reconfiguración parcial (2) |
Actualización remota del sistema |
Single Event Upsets |
Configuración a través del protocolo |
|
Intel Agilex® 5 | Avalon® Streaming | 16 bits | 125 MHz | 2000 Mbps |
√ | √ | Cargador flash paralelo II núcleo IP | √ | N/A |
8 bits | 125 MHz | 1000 Mbps | √ | √ | |||||
Serie activa (AS) | 4 bits | 166(1) MHz | 664 Mbps | √ | √ | √ | √ | √ | |
JTAG | 1 bit | 30 MHz | 30 Mbps | √ | √ | N/A | √ | N/A | |
Intel Agilex® 7 |
Avalon® Streaming |
32 bits |
125 MHz |
4000 Mbps |
√ |
√ |
Cargador flash paralelo II núcleo IP |
√ |
N/A |
16 bits |
125 MHz |
2000 Mbps |
√ |
√ |
|||||
8 bits |
125 MHz |
1000 Mbps |
√ |
√ |
|||||
Serie activa (AS) |
4 bits |
166(1) MHz |
664 Mbps |
√ |
√ |
√ |
√ |
√ |
|
JTAG |
1 bit |
30 MHz |
30 Mbps |
√ |
√ |
N/A |
√ |
N/A |
|
Intel® Stratix® 10 |
Avalon®-ST |
32 bits |
125 MHz |
4000 Mbps |
√ |
√ |
Cargador flash paralelo II núcleo IP |
√ |
N/A |
16 bits |
125 MHz |
2000 Mbps |
√ |
√ |
|||||
8 bits |
125 MHz |
1000 Mbps |
√ |
√ |
|||||
Serie activa (AS) |
4 bits |
125(1) MHz |
500 Mbps |
√ |
√ |
√ |
√ |
√ |
|
JTAG |
1 bit |
30 MHz |
30 Mbps |
√ |
√ |
N/A |
√ |
N/A |
|
Intel® Arria® 10 |
Configuración vía HPS |
32 bits |
100 MHz |
3200 Mbps |
√ |
√ |
vía HPS |
√ |
N/A |
16 bits |
100 MHz |
1600 Mbps |
√ |
||||||
Paralelo pasivo rápido (FPP) |
32 bits |
100 MHz |
3200 Mbps |
√ |
√ |
Cargador flash paralelo Núcleo IP |
√ |
N/A |
|
16 bits |
100 MHz |
1600 Mbps |
√ |
||||||
8 bits |
100 MHz |
800 Mbps |
√ |
||||||
Serie activa (AS) |
4 bits |
100 MHz |
400 Mbps |
√ |
√(3) |
√ |
√ |
√ |
|
1 bit |
100 MHz |
100 Mbps |
√ |
||||||
Serie pasiva (PS) |
1 bit |
100 MHz |
100 Mbps |
√ |
√(3) |
Cargador flash paralelo Núcleo IP |
√ |
N/A |
|
JTAG |
1 bit |
33 MHz |
33 Mbps |
|
√(3) |
N/A |
√ |
N/A |
|
Intel® Cyclone® 10 GX |
Paralelo pasivo rápido (FPP) |
32 bits |
100 MHz |
3200 Mbps |
√ |
√ |
Cargador flash paralelo Núcleo IP |
√ |
N/A |
16 bits |
100 MHz |
1600 Mbps |
√ |
||||||
8 bits |
100 MHz |
800 Mbps |
√ |
||||||
Serie activa (AS) |
4 bits |
100 MHz |
400 Mbps |
√ |
√(3) |
√ |
√ |
√ |
|
1 bits |
100 MHz |
100 Mbps |
√ |
||||||
Serie pasiva (PS) |
1 bit |
100 MHz |
100 Mbps |
√ |
√(3) |
Cargador flash paralelo Núcleo IP |
√ |
N/A |
|
JTAG |
1 bit |
33 MHz |
33 Mbps |
N/A |
√(3) |
N/A |
√ |
N/A |
|
Intel® Cyclone® 10 LP |
Paralelo pasivo rápido (FPP) |
8 bits |
66(4)/100(6) MHz |
528(4)/800(6) Mbps |
N/A |
N/A |
Cargador flash paralelo Núcleo IP |
√ |
N/A |
Serie pasiva (PS) |
1 bit |
66(4)/133(5) MHz |
Mbps 66(4)/133(5) |
N/A |
N/A |
Cargador flash paralelo Núcleo IP |
√ |
N/A |
|
Serie activa (AS) |
1 bit |
40 MHz |
40 Mbps |
N/A |
N/A |
√ |
√ |
N/A |
|
JTAG |
1 bit |
25 MHz |
25 Mbps |
N/A |
N/A |
N/A |
√ |
N/A |
|
Notas:
|
2. Esquemas de configuración e IP
Guías de usuario de configuración
Intel Agilex® 7 dispositivos
Intel Stratix 10 dispositivos
Configuración vía HPS
Configure la parte FPGA del dispositivo de sistema integrado en chip mediante el sistema de procesador físico (HPS)
Intel Agilex® 7 dispositivos
Intel Stratix 10 dispositivos
- Guía del usuario de arranque FPGA de sistema integrado en chip Intel Stratix 10
- Manual de referencia técnica del sistema de procesador Intel Stratix 10 Hard Processor
Intel Arria 10 dispositivos
Paralelo pasivo rápido
Intel Arria 10 dispositivos
Dispositivos Intel Cyclone 10 GX
Intel Cyclone 10 dispositivos LP
Recursos adicionales:
Serie activa
Intel Agilex® 7 dispositivos
Intel Stratix 10 dispositivos
Intel Arria 10 dispositivos
Dispositivos Intel Cyclone 10 GX
Intel Cyclone 10 dispositivos LP
Recursos adicionales:
Serie pasiva
Dispositivos Intel Arria 10 GX
Dispositivos Intel Cyclone 10 GX
Intel Cyclone 10 dispositivos LP
Recursos adicionales:
JTAG
Intel Agilex® 7 dispositivos
- Guía del usuario de configuración de Intel Agilex® 7
- AN 936: Ejecución de comandos SDM a través de la interfaz JTAG
Intel Stratix 10 dispositivos
- Guía del usuario de configuración de Intel Stratix 10
- AN 936: Ejecución de comandos SDM a través de la interfaz JTAG
Intel Arria 10 dispositivos
Dispositivos Intel Cyclone 10 GX
Intel Cyclone 10 dispositivos LP
Recursos adicionales:
- Información sobre controladores de cables y adaptadores
- AN 425: Uso de la solución Jam STAPL de línea de comandos para la programación de dispositivos
- Soporte de programación para el lenguaje Jam STAPL
- AN 414: El controlador de software JRunner: una solución integrada para la configuración JTAG de PLD
3. Características avanzadas de configuración
Seguridad del dispositivo
Intel Agilex® 7 dispositivos
Intel Stratix 10 dispositivos
Intel Arria 10 dispositivos
Dispositivos Intel Cyclone 10 GX
Recursos adicionales:
Reconfiguración parcial
Intel Agilex® 7 dispositivos
Intel Stratix 10 dispositivos
- Guía del usuario de IP de soluciones de reconfiguración parcial
- AN 825: Reconfiguración parcial de un diseño en Intel Stratix placa de desarrollo de FPGA 10 GX
- AN 826: tutorial de reconfiguración parcial jerárquica para la placa de desarrollo de FPGA Stratix 10 GX
- AN 818: Tutorial de reconfiguración parcial de actualización estática para la placa de desarrollo FPGA Stratix 10 GX
- AN 819: diseño de referencia de reconfiguración parcial sobre PCI Express* para Intel Stratix 10 dispositivos
- AN 820: diseño de referencia de la reconfiguración parcial jerárquica sobre PCI Express para Intel Stratix 10 dispositivos
Intel® Arria® 10 dispositivos
- Guía del usuario de IP de soluciones de reconfiguración parcial
- Inicialización de CvP Arria® 10 y reconfiguración parcial a través de la guía del usuario del protocolo
- AN 817: Tutorial de reconfiguración parcial de actualización estática para la placa de desarrollo FPGA Arria 10 GX
- AN 798: Reconfiguración parcial con el Arria 10 HPS
- AN 797: Reconfiguración parcial de un diseño en Intel Arria placa de desarrollo de FPGA 10 GX
- AN 784: diseño de referencia de reconfiguración parcial sobre PCI Express para Intel Arria 10 dispositivos
- AN 805: Reconfiguración parcial jerárquica de un diseño en la placa de desarrollo de SoC Intel Arria 10
- AN 806: tutorial de reconfiguración parcial jerárquica para la placa de desarrollo FPGA Intel Arria 10 GX
- AN 813: diseño de referencia de la reconfiguración parcial jerárquica sobre PCI Express para Arria 10 dispositivos
Dispositivos Intel® Cyclone®10 GX
Recursos adicionales:
- Guía del usuario de Intel Quartus Prime Pro Edition: Reconfiguración parcial
- Guía del usuario de Intel Quartus Prime Standard Edition: Reconfiguración parcial
- Guía del usuario de Intel Quartus Prime Standard Edition: Intel FPGA IP de reconfiguración parcial
- Reconfiguración parcial Guide.pdf de usuario de IP Core
Actualización remota del sistema
Intel Agilex® 7 dispositivos
Intel Stratix 10 dispositivos
- Guía del usuario de configuración de Intel Stratix 10
- Ejemplo de script Tcl
- Guía del usuario de actualización del sistema remoto (RSU) del sistema Intel Stratix 10 SoC
Intel Arria 10 dispositivos
Dispositivos Intel Cyclone 10 GX
Intel Cyclone 10 dispositivos LP
Recursos adicionales:
Mitigación de Single Event Upset (SEU)
Intel Agilex® 7 dispositivos
Intel Stratix 10 dispositivos
Intel Arria 10 dispositivos
- Intel Arria 10 Manual de E/S de propósito general y estructura básica
- AN 737: Detección y recuperación de SEU en Intel Arria 10 dispositivos
- Mitigar alteraciones de un solo evento en Arria 10 dispositivos (video)
Dispositivos Intel Cyclone 10 GX
Intel Cyclone 10 dispositivos LP
Recursos adicionales:
- Introducción a los trastornos de un solo evento
- Guía del usuario de Advanced SEU Detection Intel® FPGA IP
- Guía del usuario de Intel® FPGA Fault Injection IP Core
- Comprensión de las interrupciones funcionales de evento único en diseños de FPGA
- Mitigación de SEU en dispositivos Intel FPGA: etiquetado de jerarquía (video)
Configuración vía protocolo (CvP)
Página de compatibilidad con la configuración a través del protocolo
Intel Agilex® 7 dispositivos
Intel Stratix 10 dispositivos
Intel Arria 10 dispositivos
- Guía de usuario de inicialización de CvP Arria 10 y reconfiguración parcial sobre PCI Express*
- Código del controlador de software
Dispositivos Intel Cyclone 10 GX
PI de acceso flash
Intel Agilex® 7 dispositivos
- Guía del usuario de Mailbox Client Intel FPGA IP
- Guía del usuario de Mailbox Avalon ST Client Intel FPGA IP
- AN 932: Directrices de migración de acceso flash de dispositivos basados en bloques de control a dispositivos basados en SDM
Intel Stratix 10 dispositivos
- Guía del usuario de Mailbox Client Intel FPGA IP
- Guía del usuario de Serial Flash Mailbox Client Intel FPGA IP
- AN 932: Directrices de migración de acceso flash de dispositivos basados en bloques de control a dispositivos basados en SDM
Intel Arria 10 dispositivos
- Guía del usuario de la interfaz flash serial genérica Intel FPGA IP Core
- Guía del usuario de núcleo Intel FPGA IP paralelo de interfaz de memoria serie activa (ASMI)
- Guía del usuario de núcleo de Intel FPGA IP de interfaz de memoria serie activa (ASMI) Parallel II
- AN 720: Simulación del bloque ASMI en su diseño
Dispositivos Intel Cyclone 10 GX
- Guía del usuario de la interfaz flash serial genérica Intel FPGA IP Core
- Guía del usuario de Active Serial Memory Interface (ASMI) Parallel I Intel® FPGA IP Core
- Guía del usuario de núcleo de Intel FPGA IP de interfaz de memoria serie activa (ASMI) Parallel II
- AN 720: Simulación del bloque de interfaz de memoria serie activa (ASMI) en su diseño
Intel Cyclone 10 dispositivos LP
- Guía del usuario de la interfaz flash serial genérica Intel FPGA IP Core
- Guía del usuario de núcleo Intel FPGA IP paralelo de interfaz de memoria serie activa (ASMI)
- Guía del usuario de núcleo de Intel FPGA IP de interfaz de memoria serie activa (ASMI) Parallel II
- AN 720: Simulación del bloque de interfaz de memoria serie activa (ASMI) en su diseño
IP de identificación de chip
Intel Agilex® 7 dispositivos
- Guía del usuario de Mailbox Client Intel FPGA IP
- Guía del usuario de Mailbox Avalon ST Client Intel FPGA IP
Intel Stratix 10 dispositivos
Intel Arria 10 dispositivos
Dispositivos Intel Cyclone 10 GX
4. Flujo de diseño de software de Intel® Quartus® Prime
Tabla 2 - Configuración del dispositivo y flujo de generación de archivos de programación
Descripción del tema | |
---|---|
Configuración general |
|
Opción de configuración |
|
Configuración de archivos de programación |
|
Otros Configuración de funciones avanzadas opcionales |
|
Generar archivos de configuración y programación |
|
¿Dónde puedo encontrar información sobre los ajustes de configuración del dispositivo y la generación de archivos de configuración y programación?
Intel Agilex® 7 dispositivos
Intel Stratix 10 dispositivos
Intel Arria 10 dispositivos
Dispositivos Intel Cyclone 10 GX
Intel Cyclone 10 dispositivos LP
5. Diseño de la placa
¿Dónde puedo encontrar información sobre las pautas de diseño de configuración del dispositivo?
Intel Agilex® 7 dispositivos
Intel Stratix 10 dispositivos
Intel Arria 10 dispositivos
- AN 738: Directrices de diseño de dispositivos Intel Arria 10
- AN 763: Directrices para el diseño de dispositivos SoC Arria 10
Dispositivos Intel Cyclone 10 GX
¿Dónde puedo encontrar información sobre las directrices de conexión para el pin de configuración?
Intel Agilex® 7 dispositivos
Intel Stratix 10 dispositivos
Intel Arria 10 dispositivos
Dispositivos Intel Cyclone 10 GX
Intel Cyclone 10 dispositivos LP
¿Dónde puedo encontrar información sobre las especificaciones de configuración?
La especificación de configuración de la hoja de datos del dispositivo especifica las siguientes especificaciones:
- Especificaciones de temporización para pines de control de configuración
- Especificaciones de tiempo/rendimiento para cada uno de los esquemas de configuración admitidos
- Tamaños de flujo de bits de configuración
- Estimación del tiempo de configuración para cada uno de los esquemas de configuración admitidos
Intel Agilex® 7 dispositivos
Intel Stratix 10 dispositivos
Intel Arria 10 dispositivos
- Intel Arria 10 Hoja de datos del dispositivo
- Intel Arria 10 Manual de E/S de propósito general y estructura básica
Dispositivos Intel Cyclone 10 GX
- Hoja de datos del dispositivo Intel Cyclone 10 GX
- Intel Cyclone 10 GX Core Fabric y manual de E/S de propósito general
Intel Cyclone 10 dispositivos LP
6. Depuración
La herramienta Depurador de configuración le ayuda a depurar problemas de programación y configuración. Esta herramienta es compatible con Intel® Quartus® Prime Pro Edition Programmer versión 21.3 en adelante.
AN 955: Herramienta de depuración de configuración del programador
Solucionador de problemas de configuración de FPGA
Intel Agilex® 7 y Intel Stratix 10 FPGA herramienta de depuración de la consola del sistema mediante JTAG
Intel Stratix kit de herramientas de depuración SDM 10 FPGA le ayuda a depurar los problemas de configuración.
- Está disponible en Intel Quartus software Prime Pro Edition v18.1 y posteriores.
¿Está buscando una herramienta para depurar errores de configuración/seguridad de diseño/detección de errores, verificación de redundancia cíclica (CRC) en Intel® Arria® 10 dispositivos?
- Para obtener esta herramienta de diagnóstico de configuración, comuníquese con su representante de ventas de Intel®.
Puede utilizar este solucionador de problemas o análisis de árbol de errores para identificar las posibles causas de errores de configuración.
Solución de base de conocimientos
Vaya a la Base de conocimiento, ingrese las palabras clave del problema que enfrenta para encontrar la solución.
Dispositivos de configuración
Tabla 3 - Dispositivos de configuración Intel® FPGA
Capacidad de la familia de dispositivos de configuración | Voltaje del paquete | FPGA Compatibilidad de la familia de productos | ||
---|---|---|---|---|
EPCQ-A† | 4-32 MB | SOIC de 8 pines | 3.3V | Compatible con Stratix® V, Arria® V, Cyclone® V Intel® Cyclone® 10 LP y familias FPGA anteriores. |
EPCQ-A† | 64-128 MB | SOIC de 16 pines | 3.3V | Compatible con Stratix® V, Arria® V, Cyclone® V Intel® Cyclone® 10 LP y familias FPGA anteriores. |
Notas: † familia EPCQ-A es compatible desde Intel® Quartus® Prime Standard Edition Software v17.1 en adelante. Para conocer la compatibilidad con la familia de productos antiguos que no se incluyen en la versión 17.1, presente una solicitud de servicio. Consulte también Dispositivos de configuración. |
Tabla 4 - Dispositivos de configuración de terceros compatibles con Intel
Intel FPGA | Número de pieza | del proveedor | Direccionamiento de bytes | Configuración de reloj ficticio | ¿Flash permanente habilitado para cuádruple? | Categoría de asistencia | ||
---|---|---|---|---|---|---|---|---|
Prefijo | Sufijo | ASx1 | ASx4 | |||||
Intel Agilex | Micrones | MT25QU128 | ABA8E12-0AAT | 3 bytes(1) | N/A | Nota(14) | No(6) | Intel probado y apoyado |
MT25QU256 | ABA8E12-0AAT | |||||||
MT25QU512 | ABB8E12-0AAT | |||||||
MT25QU01G | BBB8E12-0AAT | |||||||
MT25QU02G | CBB8E12-0AAT | |||||||
Macronix(10) | MX25U12835F | XDI-10G | 3 bytes(1) | N/A | Nota(14) | No(6) | Intel probado y apoyado | |
MX25U25643G | XDI00 | Sabido para trabajar(13) | ||||||
MX25U25645G | XDI00 | Intel probado y apoyado | ||||||
MX25U51245G | XDI00 | |||||||
MX66U1G45G | XDI00 | |||||||
MX66U2G45G | XRI00 | |||||||
ISSI | IS25WP256E | -RHLE | 3 bytes(1) | N/A | Nota(14) | No(6) | Sabido para trabajar(13) | |
IS25WP512M | -RHLE | |||||||
IS25WP01G | -RHLE(22) | |||||||
Gigadispositivo | GD25LB512ME | BFRY(23) | 3 bytes(1) | N/A | Nota(14) | No(6) | Sabido para trabajar(13) | |
GD25LT512ME | BIRY(23) | |||||||
GD55LB01GE | BIRY(23) | |||||||
GD55LT01GE | BFRY(23) | |||||||
GD55LB02GE | BIR(23) | |||||||
Winbond | W25Q512NW | FIA(23) | 3 bytes(1) | N/A | Nota(14) | No(6) | Sabido para trabajar(13) | |
Intel Stratix 10 | Micrones | MT25QU128 | ABA8ESF-0SIT | 3 bytes(1) | N/A | Nota(14) | No(6) | Conocido por trabajar(11) |
MT25QU256 | ABA8E12-1SIT | |||||||
MT25QU512 | ABB8ESF-0SIT | |||||||
MT25QU01G | BBB8ESF-0SIT | Intel probado y apoyado | ||||||
MT25QU02G | CBB8E12-0SIT | Conocido por trabajar(11) | ||||||
Macronix(10) | MX25U12835F | MI-100 | 3 bytes(1) | N/A | Nota(14) | No(6) | Conocido por trabajar(11) | |
MX25U25643G | XDI00 | Sabido para trabajar(13) | ||||||
MX25U25645G | XDI00 | |||||||
MX25U51245G | XDI00 | |||||||
MX66U51235F | XDI-10G | Conocido por trabajar(11) | ||||||
MX66U1G45G | XDI00 | |||||||
MX66U2G45G | XRI00 | Intel probado y apoyado | ||||||
ISSI | IS25WP256E | -RHLE | 3 bytes(1) | N/A | Nota(14) | No(6) | Sabido para trabajar(13) | |
IS25WP512M | -RHLE | |||||||
IS25WP01G | -RILE(22) | |||||||
Gigadispositivo | GD25LB512ME | BFRY(23) | 3 bytes(1) | N/A | Nota(14) | No(6) | Sabido para trabajar(13) | |
GD25LT512ME | BIRY(23) | |||||||
GD55LB01GE | BIRY(23) | |||||||
GD55LT01GE | BFRY(23) | |||||||
GD55LB02GE | BIR(23) | |||||||
Winbond | W25Q512NW | FIA(23) | 3 bytes(1) | N/A | Nota(14) | No(6) | Sabido para trabajar(13) | |
Intel Arria 10, Intel Cyclone 10 GX | Micrones | MT25QU256 | ABA8E12-1SIT | 4 bytes(4) | 10(4) | 10(4) | No(6) | Conocido por trabajar(11) |
MT25QU512 | ABB8ESF-0SIT | Sabido para trabajar(13) | ||||||
MT25QU512 | ABB8E12-0SIT | Conocido por trabajar(12) | ||||||
MT25QL512 | ABA8ESF-0SIT | |||||||
MT25QL512 | ABB8ESF-0SIT | |||||||
MT25QU01G | BBB8ESF-0SIT | Sabido para trabajar(13) | ||||||
MT25QU01G | BBB8E12-0SIT | Conocido por trabajar(12) | ||||||
MT25QU01G | BBA8E12-0SIT | |||||||
MT25QU02G | CBB8E12-0SIT | Sabido para trabajar(13) | ||||||
Macronix | MX25U256 | 45GXDI54(3) | 4 bytes(5) | 10(5) | 10(5) | Sí(6) | Conocido por trabajar(11) | |
MX25U512 | 45GXDI54(3) | |||||||
MX25U512 | 45GMI00(18) | 3 bytes(1) | 8(1) | 6(1) | No(6) | Conocido por trabajar(12) | ||
MX66L512 | 35FMI-10G(19) | |||||||
MX66U1G | 45GXDI54(3) | 4 bytes(5) | 10(5) | 10(5) | Sí(6) | Conocido por trabajar(11) | ||
MX66L1G | 45GMI-10G(20) | 3 bytes(1) | 8(1) | 6(1) | No(6) | Conocido por trabajar(12) | ||
MX66U2G | 45GXRI54(3) | 4 bytes(5) | 10(5) | 10(5) | Sí(6) | Conocido por trabajar(11) | ||
Cypress/Infineon | S25FS512 | SDSBHV210 | 3 bytes(1)(2) | 8(1) | 6(1) | No(6) | Conocido por trabajar(12) | |
S25FL512 | AGMFI011 | |||||||
S70FL01G | SAGMFI011 | |||||||
SoC Cyclone V, Cyclone V, Arria V, SoC Arria V Stratix V | Micrones | MT25QL128 | ABA8ESF-0SIT | 3 bytes(1) | 12(4) | 12(4) | No(6) | Sabido para trabajar(13) |
MT25QU128 | ABA8ESF-0SIT | 3 bytes(1) | 10.1) | 10.1) | No(6) | Conocido por trabajar(12) | ||
MT25QU256 | ABA8ESF-0SIT | |||||||
MT25QL256 | ABA8ESF-0SIT | 4 bytes(4) | 4(4) | 10(4) | No(6) | Sabido para trabajar(13) | ||
MT25QL512 | ABB8ESF-0SIT | |||||||
MT25QL512 | ABA8ESF-0SIT | 3 bytes(1) | 10.1) | 10.1) | No(6) | Conocido por trabajar(12) | ||
MT25QL01G | BBB8ESF-0SIT | 4 bytes(4) | 4(4) | 10(4) | No(6) | Sabido para trabajar(13) | ||
MT25QL02G | CBB8E12-0SIT | Conocido por trabajar(11) | ||||||
Macronix | MX25L128 | 33FMI-10G(15) | 3 bytes(1)(2) | 8(1) | 6(1) | No(6) | Sabido para trabajar(13) | |
MX25L256 | 45GMI-08G(16) | |||||||
MX25L256 | 35FMI-10G(16) | Conocido por trabajar(12) | ||||||
MX25L512 | 45GMI-08G(15) | Sabido para trabajar(13) | ||||||
MX66L512 | 35FMI-10G(15) | Conocido por trabajar(12) | ||||||
MX25U512 | 45GMI00(16) | |||||||
MX25U512 | 45GXDI00(16) | |||||||
MX66L1G | 45GMI-10G(16) | |||||||
MX66U2G | 45GXR100(15) | |||||||
Cypress/Infineon | S25FL128 | SAGMFI000 | 3 bytes(1)(2) | 8(1) | 6(1) | No(6) | Sabido para trabajar(13) | |
S25FL256 | SAGMFI000 | |||||||
S25FL512 | SAGMFI010 | |||||||
S25FL512 | SAGMFIG11 | Conocido por trabajar(12) | ||||||
S70FL01G | SAGMFI011(17) | |||||||
Gigadispositivo | GD25Q127 | CFIG(15) | 3 bytes(1)(2) | 8(1) | 4(1) | No(6) | Conocido por trabajar(12) | |
GD25Q256 | DFIG(15) | |||||||
Cyclone 10 LP | Micrones | MT25QL128 | ABA8ESF-0SIT | 3 bytes(1)(2) | 8(1) | N/A | No(6) | Conocido por trabajar(11) |
MT25QL256 | ABA8ESF-0SIT | |||||||
MT25QL512 | ABB8ESF-0SIT | |||||||
MT25QL01G | BBB8ESF-0SIT | |||||||
MT25QL02G | CBB8E12-0SIT | |||||||
Macronix | MX25L128 | 33FMI-10G | 3 bytes(1)(2) | 8(1) | N/A | No(6) | Conocido por trabajar(11) | |
MX25L256 | 45GMI-08G | |||||||
MX25L512 | 45GMI-08G | |||||||
Cypress/Infineon | S25FL128 | SAGMFI000 | 3 bytes(1)(2) | 8(1) | N/A | No(6) | Conocido por trabajar(11) | |
S25FL256 | SAGMFI000 | |||||||
S25FL512 | SAGMFI0I0 | |||||||
La Tabla 3 muestra los criterios de los dispositivos de configuración de terceros compatibles con Intel Quartus Convert Programming File Tools/Programming File Generator y Quartus Programmer versión 21.3 Pro Edition y 20.1 Standard Edition y posteriores. Probado y compatible con Intel: Estos dispositivos reciben pruebas de regresión con herramientas Intel FPGA y su uso está totalmente respaldado por Intel FPGA Asistencia técnica. Funcionamiento conocido: Estos dispositivos son compatibles con Intel Quartus Convert Programming File Tools o Programming File Generator Tools y Quartus Programmer versión 21.3 Pro Edition o 20.1 Standard Edition o versiones más recientes. Para los dispositivos que no aparecen explícitamente en la lista Dispositivo de configuración de Herramientas generadoras de archivos de programación, puede definir un dispositivo personalizado mediante las opciones de menú disponibles. |
Notas:
- Utilizando la configuración predeterminada de los dispositivos de configuración.
- Al realizar una actualización remota del sistema, la dirección de inicio de las imágenes debe establecerse dentro de los primeros 128 Mb.
- Intel Arria dispositivos 10 y Intel Cyclone 10 GX solo admiten dispositivos de configuración Macronix con número de pieza MX25U25645GXDI54, MX25U51245GXDI54, MX66U1G45GXDI54 MX66U2G45GXRI54.
- Intel Quartus programador establece el registro de configuración no volátil durante la operación de programación. El usuario debe configurar el registro manualmente si utiliza un programador externo.
- Los dispositivos de configuración son permanentes para este valor, el usuario no tiene las opciones para cambiar esta configuración.
- Intel Quartus El programador emite un comando para habilitar el modo cuádruple
- Estos dispositivos de configuración no son compatibles con el núcleo Intel FPGA IP ASMI paralelo I ni con el núcleo Intel FPGA IP ASMI paralelo II. Para un nuevo diseño, consulte Núcleo de Intel FPGA IP de interfaz flash serial genérica.
- AS x 1 - Compatible con configuración serie activa Ancho de datos de 1 bit
- AS x 4 - Esquema de configuración en serie activa compatible con ancho de datos de 4 bits
- Intel Stratix dispositivos 10 y Intel Agilex® 7 no son compatibles con los dispositivos de configuración Macronix con número de pieza MX25U25645GXDI54, MX25U51245GXDI54, MX66U1G45GXDI54 y MX66U2G45GXRI54.
- Probado con FPGA configuración.
- Probado con HPS.
- Probado con configuración FPGA y HPS.
- FPGA ROM de arranque realiza una operación de lectura normal para cargar el firmware que es la parte inicial de la secuencia de bits, después de cargar el firmware, lee la tabla de parámetros de descubrimiento de flash en serie (SFDP) definida por el proveedor de la memoria flash para determinar el número de ciclos de reloj ficticio para realizar la operación de lectura rápida de E/S cuádruple para cargar el resto de la transmisión de bits.
- Se necesitan actualizaciones de U-Boot. U-Boot utilizado para parpadear.
- Se necesitan actualizaciones de U-Boot.
- Dos selecciones de chip. HPS Flash Programmer y BootROM solo usan CS0.
- Modificaciones necesarias de U-Boot
- Programada con U-Boot
- Programado con U-Boot modificado
- S70FS01G es incompatible con los dispositivos Intel Arria 10 y Intel Cyclone 10 GX.
- Debe definir un nuevo dispositivo de configuración de memoria flash basado en la plantilla de flujo de programación: ID de dispositivo = 0x9d 0x70 0x1b, densidad de dispositivos = 1024 MB, chip total del dispositivo = 1, plantilla de flujo de programación = Macronix. Consulte cómo agregar un dispositivo flash personalizado en la Guía del usuario del programador flash genérico: Intel Quartus Prime Pro Edition.
- Debe definir un nuevo dispositivo de configuración de memoria flash basado en la plantilla de flujo de programación: ID de dispositivo = 0x00 0x00 0x00, Densidad del dispositivo = 512 Mb / 1024 Mb / 2048 MB, Matriz total del dispositivo = 1, Plantilla de flujo de programación = Macronix. Consulte cómo agregar un dispositivo flash personalizado en la Guía del usuario del programador flash genérico: Intel Quartus Prime Pro Edition.
- Debe definir un nuevo dispositivo de configuración de memoria flash basado en la plantilla de flujo de programación: Necesidad de agregar una pieza al programador: ID de dispositivo = 0x9d 0x70 0x1b, Densidad del dispositivo = 1024 MB, Die total del dispositivo = 1, Plantilla de flujo de programación = Issi. Consulte cómo agregar un dispositivo flash personalizado en Generic Flash Programmer User Guide: Intel Quartus Prime Pro Edition.
Ejemplos de diseño y diseños de referencia
Intel Agilex® 7 dispositivos
- Intel Agilex® 7 ejemplo de diseño del núcleo Intel FPGA IP del cliente de buzón de correo (acceso flash QSPI y actualización remota del sistema)
- Lectura de ID de chip utilizando AVST Mailbox IP en Intel Agilex® 7
- Intel Agilex® 7 Diseño de ejemplo de CvP P-tile para el modo de inicialización
Intel Stratix 10 dispositivos
- Ejemplo de diseño de núcleo Intel FPGA IP cliente de correo Stratix 10 (acceso flash QSPI y actualización remota del sistema)
- Intel Stratix 10 Ejemplo de diseño de inicialización CvP
- Intel Stratix 10 Ejemplo de diseño de CvP H-Tile
- Intel Stratix 10 Diseño de ejemplo de CvP H-tile para el modo de inicialización
- Diseño de ejemplo de CvP H-tile Intel Stratix 10 para el modo de actualización
- Ejemplo de diseño de núcleo Intel FPGA IP cliente de correo flash serie Stratix 10
Intel Arria 10 dispositivos
- Diseños de ejemplo de CvP para el kit de desarrollo FPGA Arria 10 GX (FPGA Wiki)
- Intel Arria 10 Actualización remota del sistema (RSU) con interfaz Avalon-MM (FPGA Wiki)
- Portal de actualización de la placa que utiliza el diseño de referencia de la memoria flash EPCQ
- Programador flash personalizable para Arria 10
Dispositivos Intel Cyclone 10 GX
- Intel Cyclone Ejemplo de diseño de inicialización CvP 10 GX
- Actualización remota del sistema Cyclone 10 GX
Intel Cyclone 10 dispositivos LP
Cuadro 5 - Cursos y vídeos de formación
Título del video |
Descripción |
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Introducción a la configuración de Intel FPGAs | Conozca los esquemas de configuración, las soluciones, las características y las herramientas disponibles para configurar Intel FPGAs y programar dispositivos de configuración. |
Descubra la diferencia entre todos los esquemas de configuración que se pueden utilizar para configurar Intel FPGAs. |
|
Conozca las características de configuración únicas disponibles en los dispositivos Intel Stratix 10. |
|
Actualización remota del sistema en Intel MAX 10 dispositivos |
Aprenda a configurar y realizar una RSU en un dispositivo Intel MAX 10. |
Creación de un cargador de arranque de segunda etapa para Intel FPGA SoCs |
Aprenda el flujo y las herramientas disponibles para personalizar y generar rápidamente el software de arranque de segunda etapa. |
Aprenda a generar y programar Intel® Arria® 10 SoC FPGAs con una imagen de arranque de segunda etapa cifrada y/o firmada. |
|
Mitigar alteraciones de un solo evento en dispositivos Intel Arria 10 y Intel Cyclone 10 GX |
Conozca las características de las familias de dispositivos Intel® Arria® 10 y Intel Cyclone 10 GX que se pueden utilizar para diseñar su propia solución de mitigación de SEU. |
Mitigación de SEU en dispositivos Intel FPGA: etiquetado de jerarquía |
Descubra cómo puede mejorar su solución de procesamiento de sensibilidad complementando la técnica de mitigación de single event upset (SEU) con una función llamada etiquetado de jerarquía. |
Mitigación de SEU en dispositivos Intel FPGA: inyección de fallas |
Obtenga información sobre el núcleo IP de inyección de fallas y el software del depurador de inyección de fallas para reducir la tasa de fallas en el tiempo (FIT). |
Aprenda a utilizar la interfaz flash serial genérica Intel FPGA IP Core para programar cualquier dispositivo flash del tipo interfaz periférica en serie (SPI). |
|
Obtenga más información sobre el subsistema de procesador físico (HPS) que se encuentra en los sistemas integrados en chip Cyclone V, Arria V y Arria 10. La capacitación en línea incluye información sobre los controladores de almacenamiento no volátil y los diversos protocolos de interfaz. |
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Reconfiguración parcial para dispositivos Intel FPGA: introducción y asignaciones de proyectos |
Entrenamiento de reconfiguración parcial parte 1 de 4. Esta parte del entrenamiento le presenta la función de relaciones públicas y el flujo de diseño general para un diseño de relaciones públicas. También aprenderá sobre las asignaciones de partición de diseño y región de LogicLock, las asignaciones requeridas para implementar un diseño de PR y recomendaciones sobre cómo planificar un diseño para PR. |
Reconfiguración parcial para dispositivos Intel FPGA: pautas de diseño y requisitos del host |
Entrenamiento de reconfiguración parcial parte 2 de 4. En esta parte del entrenamiento se analizan las pautas para crear un diseño de PR, incluida la creación de un superconjunto de puertos y lógica de congelación. También se analizan los requisitos para un host de relaciones públicas, la lógica añadida a la región estática del diseño o un dispositivo externo para controlar las operaciones de relaciones públicas. |
Reconfiguración parcial para dispositivos Intel FPGA: IP e implementaciones de host de PR |
Entrenamiento de reconfiguración parcial parte 3 de 4. En esta parte de la capacitación se analiza toda la PI de PR incluida en el software Intel Quartus Prime, incluida la PI del controlador de relaciones públicas, la PI del controlador de región y la PI del puente de inmovilización. También verá cómo usar estas IP para implementar un diseño de host interno o externo. |
Reconfiguración parcial para dispositivos Intel FPGA: archivos de salida y demostración |
Entrenamiento de reconfiguración parcial parte 4 de 4. Esta parte final de la capacitación analiza todo el flujo de diseño para un proyecto de relaciones públicas. También examina la salida de los archivos del flujo. También se incluye una demostración de un diseño de relaciones públicas completo y funcional utilizando el kit de desarrollo Intel Arria 10 GX. |
Tabla 6 - Videos adicionales
Título del video |
Descripción |
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Implementación de un diseño de reconfiguración parcial en Qsys para Intel FPGAs |
Vea este video para aprender a implementar el diseño de reconfiguración parcial en Qsys para Intel FPGAs. |
Vea este video para aprender a realizar la función de actualización remota del sistema en Intel Cyclone FPGA de LP 10 |
|
Vea este video para aprender a configurar su dispositivo Intel Arria 10 con el protocolo PCIe. |
|
Cómo personalizar el archivo JAM para múltiples dispositivos JTAG en una sola cadena JTAG parte1 |
Vea este video para aprender a personalizar archivos JAM para una placa con cadenas JTAG multidispositivo. |
Cómo personalizar el archivo JAM para múltiples dispositivos JTAG en una sola cadena JTAG Parte2 |
Vea este video para aprender a personalizar archivos JAM para una placa con cadenas JTAG multidispositivo. |
Vea este video para obtener información sobre esquemas de configuración distintos a la configuración JTAG habitual. Además, este video cubre el núcleo de IP del cargador flash en serie (SFL). |
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