Diseño de referencia del controlador LCD TFT

Recomendado para:

  • Dispositivo: Cyclone® I/II/II

  • Quartus®: Desconocido

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Visión general

El diseño de referencia del controlador LCD TFT de bloques digitales le permite acelerar el diseño en pantallas de panel LCD TFT en su sistema. El diseño de referencia se centra en el núcleo de la propiedad intelectual (IP) del controlador LCD de bloques digitales DB9000ALOVEN TFT, que está disponible en formatos de transferencia de nivel de transferencia de registro HDL (RTL) de VHDL o VHDL/Verilog.

El núcleo DB9000AQMN contiene una interconexión del sistema Avalon® memory mapped para la interconexión con el procesador integrado Nios® II y los controladores SDRAM o SRAM (cualquiera de las memorias puede servir como búfer de fotogramas). El software proporcionado con este diseño de referencia se ejecuta en el procesador Nios II integrado para colocar una imagen en la memoria del búfer de fotogramas e invoca el núcleo DB9000AQMN para accionar el panel LCD.

Utilizando el software Intel® Quartus® Design, puede crear una instancia del diseño de referencia del controlador LCD TFT en un kit de desarrollo Cyclone®, Cyclone® II o Cyclone® III FPGA. Consulte la sección Tecnología Intel® demostrada para obtener una lista completa de kits de desarrollo Intel® FPGA compatibles.

Puede conectar el panel LCD al kit de desarrollo Intel FPGA con la pieza de un cable apropiado. Comuníquese con los bloques digitales para obtener más información.

La Figura 1 muestra el diagrama de bloques de diseño de referencia del controlador LCD TFT.

Características del diseño de hardware

  • Amplia gama de resoluciones de panel LCD programable
    • Resoluciones máximas programables de 4096 x 2048
    • Resoluciones de píxeles horizontales de 16 a 4096 píxeles en incrementos de 16 píxeles
  • Compatibilidad con interfaces de panel LCD TFT de 1 puerto
    • Digital de 18 bits (6 bits/color) y digital de 24 bits (8 bits/color)
  • Compatibilidad con interfaces de panel LCD LVDS TFT de 2 puertos
  • Profundidades de color de bits por píxel (bpp) de búfer de fotogramas programables:
    • 1, 2, 4 y 8 bpp mapeados a través de la imagen de color en píxeles LCD de 18 bits
    • 16, 18 bpp impulsan directamente los píxeles LCD de 18 bits
    • 24 bpp impulsa directamente los píxeles LCD de 24 bits
  • Ram con diseño de color para reducir los requisitos de almacenamiento de la memoria del búfer de fotogramas y Avalon ancho de interconexión del sistema
    • 256 entrada por RAM de 16 bits, implementada como 128 entrada por 32 bits
    • Cargado a través de la interfaz del bus esclavo de forma estática por el microprocesador o la interfaz del bus maestro dinámicamente con cada fotograma por el controlador de acceso directo a la memoria (DMA)
  • Compatibilidad con el formato de salida programable
    • RGB 6:6:6 o 5:6:5 en la interfaz digital de 18 bits
    • RGB 8:8:8 en interfaz digital de 24 bits
  • Parámetros de sincronización horizontal y vertical programables
    • Porch delantero, porch posterior, ancho de sincronización, píxeles por línea
    • Sincronización de la polaridad
  • Reloj de píxeles programable
    • Divisor de reloj de píxeles de 1 a 128 del reloj del bus
    • Polaridad del reloj de píxeles
    • Entrada de reloj de píxel independiente e independiente
  • Los datos programables habilitan la señal de sincronización
    • Derivado de los parámetros de temporización horizontal y vertical
    • Habilitación de pantalla polaridad
  • Tres tipos de memoria
    • ENTRADA FIFO de 16 palabras x 32 bits, desacoplamiento de la interconexión del sistema Avalon y frecuencias de reloj del panel LCD. Integrado con el controlador DMA
    • RAM con color de 255 palabras x 16 bits
    • Salida FIFO de 16 palabras
    • Búferes FIFO con parámetros de profundidad y ancho
  • Compatibilidad con secuenciación de encendido y apagado
  • 9 fuentes de interrupciones internas con control de enmascaramiento
  • Modo Little-endian, big-endian o Windows CE
  • Cumplimiento de la interfaz Avalon memory-mapped
  • Interfaz PCI* opcional
  • Fuente RTL de Verilog totalmente síncrono, síntesisizable o VHDL con temporización de borde ascendente, sin relojes sincronizados y sin tres estados internos
  • Modifique o integre el núcleo DB9000ALOVEN de acuerdo con sus requisitos con los servicios de ingeniería de hardware y software de Bloques digitales

Información de contacto

Digital Blocks, Inc.
Calle Rock 587
Uu., Nj, 07452, Estados Unidos
Teléfono: +1 201 251 1281
Fax: +1 201 632 4809
Correo electrónico: info@digitalblocks.com
WWW: www.digitalblocks.com

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