El analizador de sincronización es un analizador de sincronización estática con resistencia a ASIC que admite el formato synopsys® design constraints (SDC) estándar de la industria. Esta página proporciona vínculos a recursos en los que puede obtener más información acerca del analizador de sincronización.
Para obtener una breve descripción general del analizador de tiempo, consulte la sección Timing Analyzer en la página de características del producto de verificación y nivel de placa.
Busque problemas conocidos de Timing Analyzer y soluciones de asistencia técnica, visite Knowledge Database. También puede visitar el Foro de la comunidad intel® para conectarse y analizar problemas técnicos con otros usuarios Intel® FPGA.
Para obtener recursos adicionales, visite Intel® FPGA página de recursos de asistencia.
Recursos del analizador de tiempo
La Tabla 1 proporciona vínculos a la documentación disponible en el analizador de sincronización.
Tabla 1. Documentación del analizador de tiempo
| Descripción del título | |
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| AN775: Pautas para la generación de información de temporización de E/S › | Esta Nota de aplicación demuestra técnicas para generar información de temporización de E/S para cualquier dispositivo determinado que utilice el software Intel® Quartus® Prime. |
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(Pro Edition) |
El analizador de tiempo Intel® Quartus® Prime Pro Edition utiliza la metodología de análisis y restricción estándar de la industria para informar sobre todos los tiempos requeridos para los datos, los tiempos de llegada de los datos y los tiempos de llegada del reloj para todas las rutas de registro a registro, E/S y reinicio sincronizado en su diseño. |
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(Edición estándar) |
El analizador de tiempo Intel® Quartus® Prime Standard Edition utiliza la metodología de análisis y restricción estándar de la industria para informar sobre todos los tiempos requeridos para los datos, los tiempos de llegada de los datos y los tiempos de llegada del reloj para todas las rutas de registro a registro, E/S y reinicio sincronizado en su diseño. |
| Aplicación de excepciones multiplatafacción en el analizador de sincronización (PDF) › | En esta nota de aplicación se detalla cómo aplicar excepciones multisofera en el analizador de sincronización. |
| Resonar en el analizador de sincronización Quartus® Prime (PDF) › | En esta demostración, se proporcionan varios ejemplos de diseño y plantillas que muestran cómo aplicar restricciones de temporización a diversos circuitos de diseño. |
| Tutorial de inicio rápido del analizador de sincronización (PDF) › | Este tutorial proporciona una introducción rápida al analizador de sincronización. |
| Manual de referencia de la API de SDC y Timing Analyzer (PDF) › | Este manual de referencia proporciona una lista de todos los comandos de SDC compatibles con Timing Analyzer, como la API completa del lenguaje de comandos de herramientas (Tcl). |
| AN 471: Análisis PLL de FPGA de alto desempeño con analizador de sincronización (PDF) › | Esta nota de aplicación describe cómo analizar y limitar los bucles bloqueados por fase (PPL) utilizando el analizador de sincronización. |
| Cómo realizar un análisis de sincronización equivalente entre Altera Timing Analyzer y Xilinx Trace (PDF) › | Esta documentación técnica muestra cómo realizar un análisis estático de la sincronización equivalente entre el analizador de sincronización de Altera y el seguimiento de Xilinx. |
| Analizador de reloj del analizador de sincronización › | Proporciona información detallada sobre el análisis de reloj, incluida la derivación de las gafas para el análisis de sincronización. |
| Excepciones del analizador de sincronización › | Brinda una descripción general de las excepciones de SDC del analizador de tiempo y su descripción general. |
| Recopilaciones del analizador de tiempo › | Enumera todas las recopilaciones compatibles (una parte central del analizador de sincronización). |
| GUI del analizador de tiempo › | Le familiarizará con la GUI del analizador de tiempo y sus características. |
La Tabla 2 proporciona vínculos a entrenamiento y demostraciones disponibles sobre el analizador de sincronización.
Tabla 2. Entrenamiento y demostraciones para analizadores de sincronización
| Descripción del título | |
|---|---|
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(Curso en línea) |
Utilizará la herramienta del analizador de sincronización estática en el software Quartus® II para verificar el desempeño de un FPGA o ASIC HardCopy®. También se incluyeron restricciones de temporización (es decir, asignaciones) utilizando el analizador de sincronización. Utilizar los SDCs compatibles y generar informes de temporización a partir de la interfaz de usuario del analizador de sincronización y de los archivos de script. Este es un curso en línea de 1,5 horas. |
Restricción de interfaces sincrónicas de origen › (Curso en línea) |
Este entrenamiento le muestra cómo limitar y analizar interfaces sincrónicas de una sola velocidad de datos de origen con el analizador de sincronización del analizador de sincronización en el software Quartus® II. Aprenderá las ventajas de las interfaces sincrónicas de origen en comparación con las interfaces comunes del sistema de reloj. Podrá escribir restricciones de SDC para limitar las entradas y salidas de una sola velocidad de datos y sincrónicas de origen. También se debe utilizar el analizador de sincronización del analizador de tiempo para informar y analizar la sincronización de las salidas y las entradas sincrónicas de origen. Este es un curso en línea de 1 hora. |
Restricción de interfaces síncronos de origen de velocidad de datos doble › (Curso en línea) |
Este entrenamiento proporciona una introducción a las interfaces de velocidad de datos dobles y algunos de los desafíos relacionados con la restricción de estos. Aprenderá acerca de las restricciones de reloj, las restricciones de datos y las excepciones de temporización para las interfaces DDR de entrada y salida. Finalmente, al momento de analizar la sincronización de la interfaz sincrónica de la fuente DDR con el analizador de sincronización del analizador de sincronización. Este es un curso en línea de 30 minutos. |
Serie de diseño de software Quartus II: base › (Curso dirigido por instructores) |
Aprenderá cómo utilizar el software Quartus II para desarrollar una FPGA o CPLD. Cree un nuevo proyecto, introducirá archivos de diseño nuevos o existentes, compilará en su FPGA objetivo o CPLD, y configurará su dispositivo con el programador Quartus II para ver el diseño que se encuentra en el sistema. También se incluyeron las restricciones internas y de temporización de E/S básicas y analizaremos un diseño para estas restricciones de sincronización utilizando el analizador de tiempo en el software Quartus II. Este es un curso dirigido por instructores de 8 horas. |
Serie de diseño de software Quartus II: análisis de sincronización › (Curso dirigido por instructores) |
Aprenderá características avanzadas del software Quartus II que le permitirán verificar su diseño FPGA. Aprenderá cómo limitar y analizar un diseño para la sincronización, lo que incluye comprender FPGA los parámetros de temporización, escribir archivos SDC, generar varios informes de sincronización en el analizador de sincronización del analizador de sincronización y aplicar este conocimiento a un diseño de FPGA. También se FPGA consumo de energía mediante las herramientas de software y las herramientas de simulación de EDA de Quartus II. Este es un curso dirigido por instructores de 8 horas. |