Ejemplo del analizador de temporización: Excepciones de multiplatafacción

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Con el comando Synopsys® Design Constraint (SDC) set_multicycle_path,puede especificar el número de ciclos de reloj permitidos, ya sea en lo que respecta al reloj de destino o de la fuente, para que los datos se diferencien entre los registros de origen y de destino. Esto es útil en el escenario que se muestra en la Figura 1.

En la Figura 1 se muestra un circuito simple en el cual se requiere un multiciclo de 2 para el registro de destino reg2. El registro reg2 debería pestillo de esos datos cada segundo ciclo de reloj.

Figura 1. Ruta multisota de registro a registro.

Los comandos SDC a continuación limitan los relojes en el circuito anterior.

#Constrain the base clock

create_clock -period 10.000 [get_ports clk_in]

#Constrain the PLL output clock

create_generated_clock -source inst|inclk[0] -multiply_by 2 \
-name inst|clk[1] inst|clk[1]

#Constrain the input and output ports

set_input_delay -clock clk_in 1.2 [get_ports data_in]
set_input_delay -clock clk_in 1.5 [get_ports async_rst]
set_output_delay -clock clk_in 2 [get_ports data_out]

#Apply a multicycle of 2 to registers reg1 and reg2
#By default the multicycle is relative to the destination clock waveform

set_multicycle_path -setup -end -from [get_pins reg1|clk] -to [get_pins reg2|*] 2

Descargue el ejemplo de circuito multicycle_exception.qar.

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