Con el comando Synopsys® Design Constraint (SDC) create_generated_clock,puede crear números y profundidades arbitrarios de los relojes generados. Esto es útil en las siguientes situaciones. Consulte las figuras 1 y 2.
Los comandos SDC a continuación limitan los relojes en el circuito anterior.
#Constrain the base clock
create_clock -add -period 10.000 \
-waveform { 0.000 5.000 } \
-name clock_name \
[get_ports clock]
#Constrain the divide by 2 register clock
create_generated_clock -add -source clock \
-name div2clock \
-divide_by 2 \
-master_clock clock_name \
[get_pins div2reg|regout]
Descargue el ejemplo de circuito create_generated_clock_ex1.qar.
El uso de este diseño se rige por los términos y condiciones del Contrato de licencia de ejemplo de diseño de Intel®y están sujetos a ellos .
Los comandos SDC a continuación limitan los relojes en el circuito anterior.
#Constrain the base clock
create_clock -add -period 10.000 \
-waveform { 0.000 5.000 } \
-name clock_name \
[get_ports clock]
#Constrain the output clock clock
create_generated_clock -add -source PLL_inst|inclk[0] \
-name PLL_inst|clk[1] \
-multiply_by 2 \
-master_clock clock_name \
[get_pins PLL_inst|clk[1]]
Descargue el ejemplo de circuito create_generated_clock_pll.qar.
El uso de este diseño se rige por, y está sujeto a, los términos y condiciones del Contrato de licencia de ejemplode diseño de Intel .