VHDL: RAM de doble puerto verdadera con un solo reloj

author-image

Por

Este ejemplo describe un diseño de RAM síncrono de 8 bits de 64 bits y verdadero de doble puerto con cualquier combinación de operaciones de lectura o escritura independientes en el mismo ciclo de reloj en VHDL. La unidad de diseño cambia dinámicamente entre las operaciones de lectura y escritura con la entrada write enable del puerto respectivo. Las herramientas de síntesis pueden detectar diseños de RAM en el código HDL y inferir automáticamente las megafunciones de altsyncram o altdpram dependiendo de la arquitectura del dispositivo de destino.

Figura 1. RAM de doble puerto verdadera con un diagrama de nivel superior de un solo reloj.

Descargue los archivos utilizados en este ejemplo:

El uso de este diseño se rige por, y está sujeto a, los términos y condiciones del Contrato de licencia de ejemplo de diseño de Intel®.

El contenido de esta página es una combinación de la traducción humana y automática del contenido original en inglés. Este contenido se ofrece únicamente para su comodidad como información general y no debe considerarse completa o precisa. Si hay alguna contradicción entre la versión en inglés de esta página y la traducción, prevalecerá la versión en inglés. Consulte la versión en inglés de esta página.