Verilog HDL: acumulador de multiplicador sin firma

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Este ejemplo describe un diseño de acumulador de multiplicador sin firma de 8 bits con puertos de E/S registrados y carga síncrono en Verilog HDL. Las herramientas de síntesis son capaces de detectar diseños de multiplicador-acumulador en el código HDL e inferir automáticamente la altmult_accum megafunción para proporcionar resultados óptimos.

Figura 1. Diagrama de nivel superior del multiplicador multiplicador sin firmar.

Descargue los archivos utilizados en este ejemplo:

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