El ejemplo de diseño de E/S diferencial de alta velocidad del software Quartus® II consta de tres megafunciones:
- Receptor LVDS (altlvds_rx)
- Multiplicador (lpm_mult)
- Transmisor LVDS (altlvds_tx).
Los módulos de transmisor de receptor, multiplicador y LVDS LVDS se crean utilizando el plug-in del software Quartus® II Mega®. Están conectados como se muestra en la Figura 1, que ilustra el desempeño de:
- Conversión de datos serie de 840 megabits por segundo (Mbps) en datos paralelos de 8 bits utilizando altlvds_rx
- Multiplicación de los dos datos paralelos de 8 bits utilizando lpm_mult
- Conversión de los datos paralelos que provienen del multiplicador en datos serie utilizando altlvds_tx
El multiplicador se implementará en un bloque dedicado de procesamiento de señal digital (DSP) dentro del dispositivo Intel® Stratix®. El valor de este ejemplo es mostrar la conversión de datos. Se crea un testbench en Verilog y se simula utilizando la herramienta ModelSim*-Intel® FPGA.
Descargue los archivos utilizados en este ejemplo:
El uso de este diseño se rige por los términos y condiciones del Contrato de licencia de ejemplo de diseño de Intel®y están sujetos a ellos .
Tabla 1. Archivos incluidos en diff_io_top.zip
| Descripción | del archivo de | directorio |
|---|---|---|
| Fuente | diff_io_top.v lvds_rx.v mult.v lvds_tx.v |
Archivo de diseño de nivel superior que crea instancias del receptor, multiplicador y transmisor Receptor LVDS generado por el plug-in Mega Preconfigur Multiplicador de 8 bits generado por el plug-in MegaAdd Transmisor LVDS generado por el plug-in MegaAdd |
| Sim | testbench.y diff_io_top.vo diff_io_top.sdo comp_altera_lib.do comp_gate.do gate_sim.do biblioteca Stratix |
Crea instancias del módulo de nivel superior y consiste en vectores de prueba La lista de redes Verilog generada por software Quartus II se utilizará con la herramienta ModelSim Archivo de sincronización de SDF generado por software Quartus II Script para compilar la biblioteca Stratix Script para compilar el testbench y la lista de redes a nivel de compuerta Script para ejecutar el diseño en la herramienta ModelSim Modelos compilados ModelSim |
Tabla 2. Lista de puertos de ejemplo de diseño diferencial de E/S de alta velocidad
| del tipo de | nombrede | puerto |
|---|---|---|
| rx_in[0] | Entrada | Datos binarios de entrada serial sin firma de 1 bit |
| rx_in[1] | Entrada | Datos binarios de entrada serial sin firma de 1 bit |
| rx_inclock | Entrada | Reloj de entrada con frecuencia de 105 MHz |
| tx_out[0] | Salida | Datos binarios de salida en serie sin firma de 1 bit |
| tx_out[1] | Salida | Datos binarios de salida en serie sin firma de 1 bit |
| tx_outclock | Salida | Reloj de salida de ciclo bloqueado por fase (PLL) con frecuencia de 105 MHz |
Simulación del diseño
- Invoque la herramienta ModelSim* 5.6c.
- Cambie el directorio a la ubicación donde se encuentran los archivos de simulación.
- Fuente del script gate_sim.do mediante el comando: VSIM > hacer gate_sim.do
El resultado de la multiplicación aparece después de 180 ns.
Enlaces relacionados
Para obtener más información sobre el uso de este ejemplo en su proyecto, vaya a:
- El capítulo de asistencia de Mentor Graphics ModelSim* y QuestaSim del volumen 3 del manual Quartus® II