En este ejemplo se describe cómo crear un diseño de diseño de diseño con diseño de diseño breve con Verilog HDL. Este diseño es idéntico a los ejemplos de jerarquía de vhDL, AHDL y esquemas. El archivo top_ver.v es el nivel superior, que llama a los dos archivos de nivel inferior bottom1.v y bottom2.v.
Para obtener más información sobre el uso de este ejemplo en su proyecto, vaya a:
- Ejemplos de Verilog HDL
- Ayuda MAX+PLUS® II
vprim.v
top_ver del módulo top_ver.v (q, p, r, out); entrada q, p, r; salida; reg out, intsig; bottom1 u1(.a(q), .b(p), .c(intsig)); bottom2 u2(.l(intsig), .m(r), .n(out)); endmodule
bottom1.v
módulo inferior1(a, b, c); entrada a, b; salida c; reg c; siempre comenzar c<=a & b; endmodule endmodule
bottom2.v
módulo inferior2(l, m, n); entrada l, m; salida n; reg n; siempre comenzar n<=l | m; endmodule end