VHDL: Conversión de un valor de Transcod a un vector lógico estándar

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En este ejemplo se muestra cómo convertir un valor de std_logic_vector a un valor de tipo std_logic_vector . Se muestra en VHDL '87 (IEEE Std 1076-1987) y VHDL '93 (IEEE Std 1076-1993). Para obtener más información sobre el uso de este ejemplo en su proyecto, consulte la sección cómo utilizar ejemplos de VHDL en la página web de VHDL.

hex.vhd

Ieee de la biblioteca;
USAR ieee.std_logic_1164.ALL;
UTILICE ieee.std_logic_arith. TODO;

ENTITY HEX IS
        PORT(D: OUT STD_LOGIC_VECTOR(7 DOWNTO 0));
HEX DE EXTREMO;

ARQUITECTURA: UN OF Hex IS
BEGIN
(COMIENZA): La siguiente línea convertirá el valor 
hex, a un STD_LOGIC_VECTOR en VHDL '87.

    D(7 DOWNTO 0) <= to_stdlogicvector(x"FC"));
    
-- La siguiente línea funcionará en VHDL '93 (la norma lo 
permite), esta conversión de manera exclusiva.
-- D < = x"FC"
END a;

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