Visión general
Nuestro diseño de referencia de demostración de hardware Ethernet de 10 Gbps ofrece una forma rápida de implementar su diseño basado en Ethernet (10 GbE) de 10 Gbps en un Intel® FPGA y observar el tráfico de red en vivo que fluye a través de varias secciones de un sistema. Este diseño también le ayuda a verificar el funcionamiento del sistema basado en 10 GbE con una función de controlador de acceso de medios (MAC) de 10 GbE y un módulo óptico enchufable SFP+ estándar de 10 GbE o ensamble de cable de cobre combinado directo SFP+. El MAC de 10 GbE está validado por el UNH-IOL.
El diseño de referencia se creó con nuestra función de Intel FPGA IP MAC y XAUI PHY de 10 GbE con cuatro transceptores serie de 3,125 gigabit (Gb) en un Intel FPGA para implementar un puerto XAUI de 10 GbE. El puerto XAUI se convierte en una tarjeta mezzanine de alta velocidad (HSMC) doble de XAUI a SFP+ (de Terasic) a Ethernet serie de 10 Gbps que proporciona una interfaz de red a través del módulo enchufable óptico SFP+ de bajo costo o el ensamble de cables combinados directos SFP+.
Este diseño de referencia demuestra el funcionamiento de la función de Intel FPGA IP MAC de 10 GbE hasta el desempeño máximo de velocidad de cable con una interfaz SFP+ de bajo costo en muchas configuraciones de hardware de bucleback, como se muestra en la Figura 1.
Funciones
- Muestra una instancia de la función de Intel FPGA IP MAC y XAUI PHY de 10 GbE compatible con operaciones de 10 GbE en el modo XAUI y con un módulo óptico o interfaz de cobre SFP+ de bajo costo. Para obtener más información acerca de los Intel FPGA IP MAC y XAUI PHY de 10 GbE, consulte la Guía del usuario de la función de MAC Intel FPGA IP de Ethernet de 10 Gbps (PDF) y la Guía del usuario de transceptor PHY IP Core (PDF).
- Loopbacks del sistema en varios puntos de la ruta de datos que controla, prueba y supervisa las operaciones de 10 GbE.
- Bucle A: loopback local de interfaz XGMII
- Ciclo B: FPGA conexión local de interfaz local de conexión intermedia serial (VELCRO)
- Ciclo C: Broadcom BCM8727 XGXS loopback
- Ciclo D: Broadcom BCM8727 loopback serial DESpachado DER
- Bucle E: bucle atrás de cable óptico SFP+ externo
- Pruebas de ráfaga aleatoria secuencial con una cantidad configurable de paquetes, tipo de datos de carga y tamaño de carga para cada ráfaga. Un generador de secuencia binaria seudo random (PRBS) genera el tipo de datos de carga útil en incrementos fijos o en una secuencia aleatoria.
- Estadísticas de paquetes para un generador y monitor PRBS, transmisor MAC (TX) y receptor (RX).
- Clasificación de paquetes de diferentes longitudes de fotogramas transmitidas y recibidas por mac.
- Mida el rendimiento para el tráfico recibido por el monitor de tráfico.
- Interfaz de usuario de la consola de sistema basada en Tcl que le permite controlar dinámicamente la prueba y configurar y supervisar cualquier registro en este diseño de referencia.
Tecnología Intel FPGA demostrada
- Stratix® IV GX FPGA
- Función de Intel FPGA IP MAC de Ethernet de 10 Gbps
- Función de Intel FPGA IP XAUI PHY
- interconexión del sistema Avalon®
Requisitos de hardware
Requisitos de software
Software Quartus® II versión 11.0 con las siguientes características:
La placa dual XAUI a SFP+ HSMC está disponible en Terasic.