El objetivo de este ejemplo de diseño es mostrar la manera de restricción de la TSE_RGMII. Este ejemplo de diseño solo se aplica cuando se enciende la función de demora (cambio de 90 grados) de TX_CLK y RX_CLK de PHY externo. Se puede ejecutar en 3 velocidades diferentes que son 10 MHz, 100 MHz y 1000 MHz.
Se supone que el usuario está familiarizado con el núcleo de propiedad intelectual (IP) de Ethernet de triple velocidad, ALTDDIO, ALTPLL, TimeQuest y análisis de sincronización estática, y el concepto sincrónico de velocidad de datos doble (DDR).
Cómo restricción
- Seleccione el método de restricción de interfaz: el método centrado en el sistema o el método Intel® FPGA centrado en el sistema.
- Un método diferente requiere una fórmula diferente para calcular el valor de retraso en el comando set_input_delay y set_output_delay
- En este ejemplo de diseño se utiliza un método centrado en el sistema
- Decide si enciende o desactiva la función de retraso (±90 grados shift) de PHY externo, ya que determinará el tipo de alineación entre el reloj y los datos.
- Cambio de 90 grados -centro > alineado
- Sin desplazamiento -> borde alineado
- Este ejemplo de diseño es aplicable a la característica de retraso de TX y RX de PHY externo que se encienden (cambio de 90 grados) solamente
- Determine la relación deseada entre el inicio y el pestillo.
- Hay 4 tipos de relación de lanzamiento y pestillo. Son relaciones rise-rise (RR), rise-fall (RF), fall-rise (FR) y fall-fall (FF)
- La especificación de RGMII indica que el LSB de datos [3:0] saldrá primero al borde del ascenso y el MSB de datos [7:4] se envía hacia afuera, seguido por el borde de descenso.
- El diseño de TSE con la interfaz RGMII capturará los datos en el borde de ascenso primero, seguido por el borde de descenso. Indica que es necesario cambiar el reloj +90 grados en lugar de -90 grados
- Relación de inicio y pestillo de configuración deseada (Flecha en rojo): RR y FF
- Relación de inicio y pestillo deseados (Flecha en azul): FR y RF
- Restricción de la interfaz RGMII. Synopsys Design Constraints (SDC) se basa en el diseño y la aplicación. Sin embargo, hay algunos SDC principales necesarios para la interfaz RGMII.
TX
- create_clock
- el reloj que ata los datos dentro del Intel® FPGA antes de transmitir a PHY externo
- create_generated_clock:
- el reloj con cambio de fase de 90 grados que ata los datos en el PHY externo
- set_false_path:
- Es una relación no deseada que no se debe analizar en el análisis de tiempo. En este ejemplo de diseño, la relación no deseada para la instalación es RF y FR, mientras que la relación no deseada para la espera es RR y FF
set_false_path -fall_from [data_clock] -rise_to [output_clock] -setup
set_false_path -rise_from [data_clock] -fall_to [output_clock] -setup
set_false_path -rise_from [data_clock] -rise_to [output_clock] -hold
set_false_path -fall_from [data_clock] -fall_to [output_clock] -hold
- set_output_delay
set_output_delay -clock output_clock\
-max [expr $data_delay_max + $tsu - $clk_delay_min] \
[get_ports data_out] \
-add_delay
set_output_delay -clock output_clock\
-max [expr $data_delay_max + $tsu - $clk_delay_min] \
[get_ports data_out] \
-clock_fall \
-add_delay
set_output_delay -clock output_clock \
-min [expr $data_delay_min - $th - $clk_delay_max] \
[get_ports data_out ] \
-add_delay
set_output_delay -clock output_clock \
-min [expr $data_delay_min - $th - $clk_delay_max] \
[get_ports data_out ] \
-clock_fall \
-add_delay
TSE_RGMII RX
- create_clock:
- un reloj virtual que ata los datos dentro de la PHY externa antes de transmitir al Intel® FPGA
- cree _clock:
- el reloj con cambio de fase de 90 grados que ata los datos dentro del Intel® FPGA
- set_false_path:
- Es una relación no deseada que no se debe analizar en el análisis de tiempo. En este ejemplo de diseño, la relación no deseada para la instalación es RF y FR, mientras que la relación no deseada para la espera es RR y FF
set_false_path -fall_from [data_clock] -rise_to [output_clock] -setup
set_false_path -rise_from [data_clock] -fall_to [output_clock] -setup
set_false_path -rise_from [data_clock] -rise_to [output_clock] -hold
set_false_path -fall_from [data_clock] -fall_to [output_clock] -hold
Cómo verificar
Se verifican algunos informes para verificar que la restricción sincrónica de origen esté limitada correctamente.
- Informe de reloj
- Compruebe la frecuencia de reloj 3 (125 MHz, 25 MHz y 2,5 MHz) y su fase
- Reloj Core TX (Intel® FPGA): 125 MHz, 25 MHz y 2,5 MHz
- RGMII_TX_Clock (PHY externo): 125 MHz +90º, 25 MHz +90º y 2,5 MHz +90º
- RGMII_RX_Clock (Intel® FPGA): 125 MHz +90º, 25 MHz +90º y 2,5 MHz +90º
- RGMII_RX_Virtual_Clock (PHY externo): 125 MHz, 25 MHz y 2,5 MHz
- Informe de transferencia de reloj
- Compruebe toda la relación en la configuración y mantenga la relación de bloqueo de inicio de la interfaz RGMII para la transferencia de reloj
- Configuración deseada: RR y FF
- Retención deseada: FR y RF
- Informe de tiempo de E/S
- Verifique si hay alguna relación de ruta y de bloqueo de lanzamiento que esté fallando de acuerdo con la configuración deseada y mantenga la relación de lanzamiento-pestillo.
- Entrada para registrarse y mantener presionado
- Regístrese en el resultado para configurar y mantener presionado
- Verifique si hay alguna relación de ruta y de bloqueo de lanzamiento que esté fallando de acuerdo con la configuración deseada y mantenga la relación de lanzamiento-pestillo.
Notas:
- TSE_10_1_RGMII_SDC es el archivo SDC generado por Megafunction. No cubre la restricción del SDC RGMII. La restricción de SDC RGMII se incluye en el SDC RGMII.
- Modificación en el archivo TSE_10_1_RGMII_SDC.sdc:
- Comentar el derived_pll_clock (línea 246), ya que le impedirá utilizar create_gererated_clock comando para el pll en RGMII.sdc
- Cambie el nombre de los FF_TX_CLK y FF_RX_CLK en la línea 59 y la línea 60 según el diseño
- Hay advertencias que pueden ser desapercibimiento durante el análisis de tiempo. Consulte el archivo readme.txt que se encuentra en TSE_RGMII_With_SDC.qar para obtener más información.
- Descargue el archivo utilizado en este ejemplo: TSE_RGMII_With_SDC.qar
El uso de este diseño se rige por, y está sujeto a, los términos y condiciones del Contrato de licencia de ejemplo de diseño de Intel®.
Enlaces relacionados
- Centro de recursos de núcleo de IP de Ethernet de triple velocidad
- Guía del usuario de la función MegaCore de Ethernet de triple velocidad
- Guía del usuario megafuncional de ALTDDIO
- Guía del usuario de núcleo IP ALTPLL (ciclo con bloqueo de fase) (PDF)
- AN 433: Restricción y análisis de interfaces sincrónicas de origen (PDF)