En la conversión de incrementos digitales, las señales de banda base se canalmenten a una frecuencia intermedia (IF), a continuación, moduladas digitalmente por los portadores de sin adelantado de IF. De acuerdo con la teoría de Desmante, la frecuencia del portador IF se limita a la mitad de la frecuencia de muestreo de los circuitos IF. Este ejemplo de diseño demuestra cómo lograr la conversión vertical digital con la frecuencia del portador IF que es mayor que la frecuencia decuencia. La clave está en aprovechar la periodicidad de las señales sinimas y la alta frecuencia de muestreo del indicador de señal diferencial de bajo voltaje (LVDS) que está integrado en Intel® FPGAs. La modulación de las señales IF a frecuencias portadoras más altas aprovecha plenamente la alta velocidad de muestreo de los convertidores digitales a analógicos (DAC) modernos y alivia el requisito de osciladores analógicos controlados por voltaje (VCO) y mezcladores.
Descripción del diseño
En la Figura 1 se muestra el diagrama de bloques del sistema de conversión de up-conversiones digitalesphase. La caja sombreada contiene los módulos utilizados en este ejemplo de diseño. De forma predeterminada, los filtros de físasa físasa operan a 100 MHz. Con cuatro componentesviofásidos, la salida del transmisor LVDS tiene una velocidad de datos de 400 MHz. En un módem convencional de conversión de datos, la frecuencia del portador IF se limita a no más de 50 MHz por la frecuencia de reloj del oscilador controlado numérico (NCO). Sin embargo, al explotar el alias, la frecuencia del portador de salida en este ejemplo de diseño se centra en 160 MHz.
En la Figura 1, las señales de infase y quadratura se denotaron como I y Q, respectivamente. Las señales de banda base I y Q suelen estar a una velocidad de datos mayor utilizando cascada de filtro FIR o cascada de filtros FIR y CIC. La relación general de mejora depende de las aplicaciones y se denota como una variable 2 veces en la Figura 1.
Los subfiltros se construyen a partir de un filtro de paso bajo con una banda de transición clara. Los protectores se seleccionan de modo que las imágenes del espectro con alias puedan filtrarse eficazmente mediante el filtro firphasephase. A diferencia del filtro de paso bajo en un diseño convencional de conversión de ups, este filtro parfásano normalmente no puede permitirse tener un ancho de banda de transición amplio.
Este ejemplo incluye un archivo de diseño de ruta de datos DSP Builder y un archivo de integración de nivel superior en VHDL. También se proporciona un testbench y un script de simulación ModelSim*.
Descargue el proyecto generador de DSP de software Quartus® II utilizado en este ejemplo:
Tabla 1. Ejemplo de diseño de parámetros para el módem Despreoyófase.
| de parámetros del sistema | |
|---|---|
| Frecuencia de salida del NCO normalizada | 2/5 |
| Frecuencia de salida del NCO del mundo real a un reloj de 100 MHz | 40 MHz |
| Frecuencia de salida del portador normalizada sobre velocidad de datos de salida LVDS | 2/5 |
| Frecuencia de salida del portador del mundo real a un reloj de 100-MHz | 160 MHz |
| Ancho de bit de entrada de filtro de Fánfase | 16 |
| Filtro de fánfase que indica ancho de bits | 18 |
| Orden de filtro de FIR general | 100 |
| Precisión del acumulador NCO | 32 |
| Precisión de nco de 10.000 millones | 18 |
| Ancho de bits DAC | 14 |
| Frecuencia de salida LVDS a reloj de entrada de 100-MHz | 400 MHz |
| Cantidad de canales del transmisor LVDS | 14 |
| Factor ser entorno LVDS | 4 |