Resumen del diseño
Este diseño demuestra cómo crear instancias de ALTGX o ALTLVDS por separado de la instancia de la función MegaCore de Ethernet de triple velocidad (TSE).
Este diseño crea una instancia de TSE MegaCore sin seleccionar la E/S GXB o LVDS. ALTGX o ALTLVDS se crea una instancia por separado y se configura para interactuar con la subcapa de codificación física (PCS) TSE a través de una interfaz de diez bits (TBI), como se muestra en la Figura 1.
Descargue los archivos utilizados en este ejemplo:
El uso de este diseño se rige por los términos y condiciones del Contrato de licencia de ejemplo de diseño de Intel®y están sujetos a ellos .
Los archivos de la descarga incluyen:
- s4gx_tse_lvds.qar - Archivo del diseño de TSE con ALTLVDS
- s4gx_tse_gxb.qar : Archivo del diseño de TSE con ALTGX
Configure ALTGX con las siguientes opciones:
- En la ficha General, establezca el protocolo en Básico
- En la ficha General, establezca ancho de canal en 10
- En la ficha General, establezca la velocidad de datos en 1,25 Gbps y la frecuencia del reloj de entrada a 125 MHz
Nota: Cree una instancia del bloque de ALTGX_RECONFIG para los dispositivos Stratix® IV GX y Arria® II GX.
Para la interfaz de TSE a ALTGX, conecte las siguientes señales:
- tbi_rx_clk (TSE) a rx_clkout (ALTGX)
- tbi_rx_d[9.0] (TSE) a rx_dataout[9.0] (ALTGX)
- tbi_tx_clk (TSE) a tx_clkout (ALTGX)
- tbi_tx_d[9.0] (TSE) a tx_datain[9.0] (ALTGX)
Configure ALTLVDS RX con las siguientes opciones:
- En la ficha General, habilite el modo de Alineación dinámica de fase (DPA)
- En la ficha General, establezca el factor deserialización en 10
- En la ficha Configuración de Frecuencia/PLL, establezca la velocidad de datos a 1,25 Gbps y la frecuencia del reloj de entrada a 125 MHz
- En la ficha Configuración de DPA 1, compruebe el puerto de salida "rx_divfwdclk" y omita la opción DPA FIFO.
Para la interfaz de TSE a ALTLVDS, conecte las siguientes señales:
- tbi_rx_clk (TSE) a rx_divfwdclk (ALTLVDS)
- tbi_rx_d[0.9] (TSE) a rx_out[9.0] (ALTLVDS)
- tbi_tx_clk (TSE) a 125 MHz
- tbi_tx_d[0.9] (TSE) a tx_in[9.0] (ALTLVDS)
Nota: El bus de datos TSE TBI a la conexión del bus de datos LVDS está en orden contrario.
Nota: Para la secuencia de reinicio de ALTGX y ALTLVDS, consulte el manual del dispositivo.