El filtro de respuesta a impulsos finita (FIR) es un algoritmo común utilizado en sistemas de procesamiento de señales digitales (DSP). En este ejemplo, se ha integrado un filtro FIR en un solo componente SOPC Builder que contiene hosts de lectura y escritura Avalon® Memory-Mapped (Avalon-MM). Los hosts de lectura son responsables de suministrar el filtro con datos de entrada, mientras que los hosts de escritura son responsables de escribir la respuesta del filtro de vuelta a la memoria. Dado que el filtro tiene Avalon capacidades de hospedaje, no es necesario utilizar un motor independiente de acceso directo a la memoria (DMA) para lograr la operación de filtro.
Cuando se implementa un filtro en el software, se requieren muchos ciclos de reloj para completar el cálculo de una sola salida. Utilizando un FPGA, todas estas operaciones pueden ocurrir simultáneamente con hasta una salida calculada cada ciclo de reloj. Puede implementar algoritmos computacionalmente complejos en el hardware para:
- Aumente el desempeño general del sistema
- Descargar el procesador Nios® II integrado para que pueda realizar otras tareas.
- Disminuya la frecuencia general del diseño para reducir el consumo de energía
Para compilar el software, debe tener instalado Nios II Embedded Design Suite (EDS). Puede descargarlo gratis.
Aunque este diseño realiza operaciones de filtro, también puede reutilizar el acelerador para sus propias transformaciones de datos. Simplemente elimine el bloque de transformación que contiene el filtro FIR y reemplácelo por su propia lógica personalizada. También puede reutilizar el software de control DMA. Para obtener más información sobre el reemplazo del filtro FIR, consulte el archivo transform.v proporcionado con el diseño de ejemplo.
Especificaciones de diseño de hardware
- Nios Development Board, Cyclone® II o Stratix® II FPGA Edition
- Nios II núcleo: Nios II/f con depuración habilitada, caché de I de 4 KB, caché D de 2 KB
- SSRAM: 2 MB
- DDR SDRAM: 32 MB
- Temporizador de marca de tiempo: Resolución de 10 us
- JTAG UART
- Ciclo bloqueado por fase (PLL)
- Id. del sistema
- Acelerador de hardware FIR personalizado con hosts Avalon-MM
- También es compatible con el Kit de desarrollo de sistemas integrados, Cyclone® III Edition (3C120) y el Kit de evaluación integrada Nios II, Cyclone III Edition (3C25)
Resultados de aceleración de hardware
En este ejemplo (Figura 1), el acelerador de hardware es capaz de funcionar más de 500 veces más rápido que el algoritmo FIR equivalente compilado para el procesador Nios II.
Utilizando este ejemplo de diseño
Descargue el fir acelerado con el ejemplo de diseño DMA integrado (archivo.zip)
Descargue el ejemplo readME (archivo.txt) acelerado con el ejemplo de diseño DMA integrado de DMA.
El uso de este diseño se rige por los términos y condiciones del Contrato de licencia de ejemplo de diseño de Intel®y están sujetos a ellos .
El archivo .zip contiene todos los archivos de hardware y software necesarios para reproducir el ejemplo, así como un archivo readme.txt. El archivo readme.txt contiene instrucciones para volver a construir el diseño.