Comparación de configuración
Para obtener una comparación de los distintos esquemas de configuración, consulte la Tabla 1.
Tabla 1. Comparación general para los diversos esquemas de configuración
Esquema de configuración activo o pasivo |
Esquema de configuración |
Configuración serie o paralela |
Memoria externa y/o dispositivo de configuración1 |
Ancho del bus DATA (en bits) |
Tiempo de configuración relativo2 |
---|---|---|---|---|---|
Activo |
COMO |
Serial |
1 |
Moderado |
|
COMO |
Serial |
1,4 |
Moderado |
||
AP |
Paralelo |
Memoria flash paralela de interfaz flash común (CFI) compatible |
16 |
Moderado |
|
Pasivo |
P.D |
Serial |
Intel® MAX® serie CPLD o procesador con memoria flash |
1 |
Lento |
Serial |
Descargar cable |
1 |
Lento |
||
FPP |
Paralelo |
LPPL de la serie Intel MAX o microprocesador con memoria flash |
8, 16, 32 |
Rápido |
|
JTAG |
Serial |
LPPL de la serie Intel MAX o microprocesador con memoria flash |
1 |
Lento |
|
Serial |
Descargar cable |
1 |
Lento |
Notas:
- Diferentes dispositivos que utilizan el mismo esquema de configuración pueden admitir un controlador externo y/o dispositivo de configuración diferente. Consulte el capítulo de configuración del dispositivo Intel® FPGA correspondiente en el Manual de configuración para obtener más información.
- El tiempo de configuración se presenta como una comparación relativa y sirve solo como una guía general. El tiempo de configuración varía para los diferentes esquemas de configuración y depende del tamaño del archivo de configuración, el ancho de los datos de configuración, la frecuencia del reloj de conducción y el tiempo de acceso al flash.
Esquemas de configuración activos y pasivos
En general, los esquemas de configuración intel® FPGA se clasifican en esquemas de configuración activa o esquemas de configuración pasiva. En los esquemas de configuración activos, el dispositivo controla el proceso de configuración y obtiene los datos de configuración de un dispositivo de memoria externo. Serie activa (AS) y paralelo activo (AP) son esquemas de configuración activos. El dispositivo de memoria es un dispositivo de configuración serie (EPCQ) para la configuración AS y una memoria flash paralela compatible para la configuración AP.
En los esquemas de configuración pasiva, el dispositivo de configuración controla el proceso de configuración y proporciona los datos de configuración. El dispositivo de configuración puede ser un host inteligente externo, como un PC, un microprocesador o un CPLD de la serie MAX. Serie pasiva (PS), paralelo pasivo rápido (FPP) y JTAG son esquemas de configuración pasiva.
Memoria externa y/o dispositivo de configuración
Todos los esquemas de configuración requieren una memoria externa o un dispositivo de configuración. Estos dispositivos externos son necesarios para almacenar datos de configuración y/o configurar la FPGA Intel® cuando se utiliza un esquema de configuración particular. Por ejemplo, un dispositivo de memoria externa puede ser un dispositivo de configuración serie (EPCQ) o un dispositivo de memoria flash paralela compatible. Un controlador de configuración puede ser un microprocesador o cualquier CPLD de la serie MAX. Tenga en cuenta que los diferentes esquemas de configuración son compatibles con diferentes memorias externas y/o dispositivos de configuración. El CPLD de la serie MAX admite la propiedad intelectual (IP) de Parallel Flash Loader para programar dispositivos de memoria flash de interfaz flash común (CFI) a través de la interfaz JTAG y proporciona la lógica para controlar la configuración (Passive Serial y Fast Passive Parallel) desde el dispositivo de memoria flash a intel® FPGA.
Ancho del bus DATA
El ancho del bus DATA determina el número de bits transmitidos por ciclo DCLK para el esquema de configuración. En general, los esquemas de configuración también se pueden agrupar en esquemas de configuración en serie o esquemas de configuración paralelos. Los esquemas de configuración serie transmiten 1 bit por ciclo DCLK. PS, AS y JTAG son esquemas de configuración en serie. Por otro lado, los esquemas de configuración paralelo transmiten más de 1 bit por ciclo DCLK. Los esquemas de configuración FPP transmiten 8, 16 y 32 bits por ciclo DCLK. El esquema de configuración de AP transmite 16 bits por ciclo DCLK. En general, el mayor número de bits DATA transmitidos por ciclo DCLK contribuye a un tiempo de configuración más corto.
Tiempo de configuración relativo
El ciclo de configuración consta de tres etapas: restablecimiento, configuración e inicialización. Los tiempos de configuración relativos aquí se refieren solo a la etapa de configuración. El tiempo que tarda el dispositivo en entrar en modo de usuario es en realidad más largo.
El tiempo de configuración varía para los diferentes esquemas de configuración y depende del tamaño del archivo de configuración, el ancho de los datos de configuración, la frecuencia del reloj de conducción y el tiempo de acceso al flash. Puede estimar el tiempo de configuración relativo entre varios esquemas de configuración de la misma familia de dispositivos y densidad.
El tiempo de configuración de AS está dominado por el tiempo que se tarda en transferir datos desde el EPCQ al dispositivo FPGA. La interfaz AS es sincronizada por la salida FPGA DCLK generada a partir de un oscilador interno. La frecuencia mínima dcLK cuando se utiliza el oscilador de 40 MHz es de 20 MHz (50 ns). Por ejemplo, la estimación del tiempo máximo de configuración de AS para un dispositivo EP3C10 es (2,5 Mb de datos sin comprimir) = tamaño RBF x (período máximo DCLK / 1 bit por ciclo DCLK) = 2,5 Mb x (50 ns / 1 bit) = 125 ms.
En general, los esquemas de configuración FPP tienen los tiempos de configuración más cortos. Para todos los esquemas FPP, la frecuencia de configuración es controlada por el dispositivo externo. Los esquemas de configuración AS, PS y JTAG tienen un tiempo de configuración relativamente más lento. Sin embargo, el tiempo de configuración relativo es solo una estimación. El tiempo de configuración real depende en gran medida del ancho de los datos de configuración, la frecuencia de configuración a la que se sincroniza el dispositivo, el tamaño del archivo de configuración y el tiempo de acceso al flash.
Compatibilidad con la función CLKUSR
En algunos dispositivos, el pin CLKUSR es un pin opcional que introduce un reloj suministrado por el usuario para sincronizar la inicialización de uno o más dispositivos después de la configuración. Esta función permite que uno o más dispositivos entren en modo de usuario al mismo tiempo. Este pin se habilita activando la opción Habilitar reloj de arranque suministrado por el usuario (CLKUSR) en el software Quartus® Prime o Quartus II.
Para obtener más información, consulte el capítulo de configuración del dispositivo Intel® FPGA respectivo en el Manual de configuración.
Escalabilidad
Los dispositivos Intel® FPGA EPCS (PDF) y EPCQ (PDF) admiten una solución de configuración de un solo dispositivo para las series Stratix® (excepto Stratix y Stratix® GX), arria® y cyclone® series FPGA.
Para elegir el dispositivo de configuración adecuado, debe determinar el espacio de configuración total necesario para la FPGA de destino o la cadena de FPGA. Si está configurando una cadena de FPGA, debe agregar el tamaño del archivo de configuración para cada FPGA para determinar el espacio de configuración total necesario.
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