Preguntas frecuentes sobre la calibración EMIF, problemas conocidos y lista de comprobación

Se proporcionan preguntas frecuentes y una lista de verificación para solucionar problemas de calibración EMIF de interfaces de memoria externa.

Preguntas frecuentes relacionadas con los parámetros básicos relacionados con UniPHY IP que afectarán la calibración

Sí. La calibración es específica de la placa y necesitará que la configuración de la placa se ingrese correctamente. Ejecute una simulación de seguimiento de placa para determinar los retrasos en las trazas de placa e introdúzcala correctamente.

Seleccione el factor de configuración y reducción de retención como el especificado en la hoja de datos del proveedor de la memoria.

Sí. La calibración fallará si tiene el sesgo addr/cmd incorrecto. La calibración fallará en la primera etapa de lectura.

Los parámetros de temporización incorrectos, como la latencia CAS, la dirección y el comando para escribir la alineación de datos, pueden provocar un error en la calibración. Fallará durante la etapa de calibración de latencia de escritura para UniPHY.
El parámetro de memoria deberá seguir la velocidad de funcionamiento específica del diseño, no seguir la velocidad de memoria.

Sí, siempre debe regenerar la IP al pasar de una versión del software Quartus Prime o Quartus II a otra. Esto es para garantizar que el proyecto tenga la versión correcta de UniPHY y controlador. Tendrá el UniPHY más reciente, pero aún tiene el controlador antiguo si la IP no se regenera.

No. Pero puede cambiar la configuración de fase en la GUI para que el sesgo del reloj sea más equilibrado.

Podría ser. Asegúrese de comprender completamente el impacto de las restricciones específicas a la funcionalidad EMIF antes de implementar la restricción en el diseño.

La opción Liberar borrar antes de los tres estados afectará el error de calibración en los dispositivos que no sean de la serie V. Para comprobar si hay un borrado de liberación antes de la configuración de tres estados: Assembler>Settings>Release se borra antes de los tres estados.
Si esto no está en la etapa "off", agregue la siguiente asignación en el archivo QSF:
"set_global_assignment -name RELEASE_CLEARS_BEFORE_TRI_STATES OFF" Tanto la configuración como el valor predeterminado deben estar 'off'.

Sí. La definición y asignación de puertos son importantes en VHDL, ya que una definición incorrecta hará que el software Quartus Prime o Quartus II no pueda conectar los puertos correctamente. Y esto podría causar que el diseño no pueda salir de la calibración.

Preguntas frecuentes relacionadas con los diseños básicos de placas que afectarán la calibración

Sí. El diseño de la placa que ha sido mal diseñado causará fallas de calibración. Siga las pautas de diseño de la placa cuando diseñe la placa.

El ruido o la vibración de otra interfaz u operación pueden dañar la señal de la interfaz. Siempre depure en condiciones silenciosas o desactive todas las demás operaciones en la placa y ejecute el diseño independiente que tenga el problema.

El CK debe ser más largo que el DQS porque solo las señales DQS se pueden ajustar (retrasar) durante la calibración.

No. Intel FPGA recomienda no terminar mem_reset_n en absoluto. La especificación de Micron tampoco menciona ninguna dominada o pull-downs. Confirme que la terminación de la placa esté alineada con las especificaciones de JEDEC.

Si está utilizando 2 dispositivos de memoria diferentes (indistintamente) en la misma placa, utilice el valor del peor de los casos de ambas interfaces de memoria en los parámetros de GUI para el dispositivo de memoria y el entorno de PCB.

No. Asegúrese de que el Vtt esté terminado y desacoplado correctamente.

Problemas conocidos que causaron un error de calibración

Podría ser. Asegúrese de tener la última versión de silicio que tenga la corrección fPLL. De lo contrario, compruebe la señal de bloqueo y phasdone PLL. Si eso se atasca bajo, está relacionado con el problema global de PLL.

Podría ser. Este problema puede causar fallas en cualquier etapa del proceso de calibración. Este problema se ha solucionado en Quartus II versión 13.1 y 14.0 a través de parches.

Problemas conocidos que se han corregido en versiones de software anteriores

Este problema no ha causado ningún error de calibración antes. Para confirmar, debe enrutar la señal de dll_delayctrlout en Signal Tap y observar la transición cuando Read data from Read FIFO está dañado. Este problema se corrigió en Quartus® II versión 13.0SP1 DP5.

El problema de fallos de lectura de la HMC-IOREG no causa fallos de calibración. Este problema se solucionó en la versión 13.0SP1 de Quartus® II DP5 (Arria® V y Cyclone® FPGA) y 13.1 (SoC de Arria V y Cyclone® V SoC) y posteriores.

La secuencia de calibración anterior para el pin DM no es óptima y esto puede causar fallas de calibración. Compruebe en el informe de calibración la ventana válida de datos para los pines DM. Si la ventana de datos válidos es cero, entonces está relacionada con este problema. Actualice al software Quartus Prime o Quartus II v13.0 o superior para solucionar este problema.

Podría ser. El cliente que utilice las versiones 13.1.1 y 13.1.2 de Quartus II encontrará una falla en la calibración de SDRAM en la Etapa 1, Subetapa 1. Este problema se corrigió en Quartus II versión 13.1.3.

Podría ser. Este problema puede causar fallas en el proceso de calibración cuando el cliente utiliza Quartus II versión 13.0 o 13.0SP1. Este problema se solucionó en la versión 13.1 y posterior del software Quartus Prime o Quartus.

¿Cómo me comunico con el servicio de asistencia?

A continuación se presentan las dos formas de obtener asistencia:

Instrucciones sobre cómo registrarse en el programa Asistencia técnica Premier Intel® (IPS) para Intel® FPGA

  • Información básica de diseño/proyecto con proyecto de archivo adjunto.
  • Enumere la condición de falla.
  • Prepare un SignalTap*2 que tenga las señales necesarias.
  • Activar la calibración de la señal de error para el diseño que no pasa la calibración.
  • Activa la señal de falla de estado para el diseño que no pasa la prueba de lectura/escritura.
  • Utilice el kit de herramientas de depuración para comprobar el margen/ventana. Genere el informe de depuración en el kit de herramientas de depuración.
  • Enumere los cambios realizados en las restricciones predeterminadas de UniPHY en la solicitud de servicio.
  • Intente reproducir el problema utilizando Intel FPGA diseño Exmpale.

El contenido de esta página es una combinación de la traducción humana y automática del contenido original en inglés. Este contenido se ofrece únicamente para su comodidad como información general y no debe considerarse completa o precisa. Si hay alguna contradicción entre la versión en inglés de esta página y la traducción, prevalecerá la versión en inglés. Consulte la versión en inglés de esta página.