Preguntas frecuentes sobre la calibración EMIF, problemas conocidos y lista de comprobación
Se proporcionan preguntas frecuentes y una lista de verificación para solucionar problemas de calibración EMIF de interfaces de memoria externa.
Esta guía es para ayudarle a solucionar problemas de falla de calibración para el diseño de interfaces de memoria externa utilizando UniPHY en Intel® FPGA dispositivos. Esto sirve como un primer paso para la depuración del diseño antes de buscar asistencia técnica del equipo de aplicaciones de fábrica. Puede utilizar esta guía como ayuda para identificar las posibles causas de errores de calibración. Si bien esta guía no cubre todos los casos posibles, sí identifica la mayoría de las condiciones que podrían conducir a fallas de calibración.
Lista de comprobación para la resolución de problemas de fallas de calibración
Número |
Pregunta |
Sí/No |
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1. |
¿El diseño es capaz de cerrar el tiempo en el software Quartus Prime o Quartus II? Sincronización de DDR limpia. |
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2. |
El diseño de la placa sigue la directriz de diseño de la placa en el manual EMI. |
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3. |
La ubicación de los pines en el diseño sigue las directrices del pin. |
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4. |
El dispositivo y la interfaz pueden admitir la configuración indicada en el estimador de especificaciones. |
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5. |
El parámetro de memoria en el software Quartus Prime o Quartus II representa con precisión la configuración y la condición de la operación. |
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6. |
La configuración de OCT y ODT es correcta. |
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7. |
Para DDR3 de un solo rango, establezca la configuración de la GUI en "Dynamic ODT Off" |
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8. |
El parámetro de tiempo de memoria correcto para la interfaz que está utilizando se ingresa en el software Quartus Prime o Quartus II. |
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9. |
¿Tiene la entrada precisa de sesgos de placa en el asistente de software de Quartus Prime o Quartus II? |
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10. |
¿Existe el problema en la versión anterior del software Quartus Prime o Quartus II? |
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11. |
Regenere la IP al actualizar la versión del software Quartus Prime o Quartus II. |
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12. |
¿Intentó utilizar el secuenciador RTL si Nios® II secuenciador falló para la interfaz RLDRAM II o QDR II? |
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13. |
¿Ha comprobado la fuente de voltaje para asegurarse de que todos los niveles de voltaje sean correctos? Lista de voltaje son:
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14. |
¿Se realizan correctamente las terminaciones de señal Addr/Cmd? |
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15. |
¿Está el centro de señal Addr/Cmd alineado con el reloj de memoria en el lado de la memoria? |
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16. |
¿Tienes pines DM flotantes? |
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17. |
¿Se siguen las conexiones de pines de la OCT y las reglas de la OCT en la placa? |
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18. |
¿El pin Rup y Rdn o Rzq están conectados correctamente en FPGA y en el lado de la interfaz de la placa? |
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19. |
¿Modificó alguna restricción predeterminada de UniPHY? |
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20. |
¿Existe el problema solo en esta PCB o en varias PCB? |
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21. |
¿El diseño pasa a diferentes temperaturas de funcionamiento? |
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22. |
¿El sesgo entre las señales dentro de cada grupo DQ es de 50 ps o menos? |
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23. |
Compruebe si hay mensajes de advertencia en el informe Quartus Prime o Quartus II. |
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24. |
¿Se aprueba el diseño cuando se ejecuta a una frecuencia de funcionamiento más baja? |
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25. |
¿El diseño pasa mientras se usa memoria con parte de memoria más rápida? |
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26. |
Ejecute la interfaz independiente que tiene problemas y apague todas las demás interfaces. ¿Pasa? |
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27. |
Genere un diseño de ejemplo con la misma configuración de dispositivo y memoria y aplique la misma asignación de pin. ¿Pasa? |
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