¿Por qué los relojes PLL de referencia y sistema F-tile Intel® FPGA IP no se bloquean a frecuencias específicas?

Debido a un problema en las versiones 22.2 y anteriores del software Intel® Quartus® Prime Pro Edition, es posible que observe que los relojes PLL de referencia y sistema F-tile Intel® FPGA IP no se bloquean en:

• 999,9 MHz con la frecuencia de reloj de referencia establecida en 323,2 MHz.
• 506,88 MHz con la frecuencia de reloj de referencia establecida en 245,76 MHz.

Para evitar este problema, debe realizar los pasos siguientes:

1. En el navegador de proyectos, haga doble clic en la OPN (número de pieza para pedido).
2. En la ventana emergente, haga clic en el botón "Opciones de dispositivo y pin".
3. En la categoría "General", cambie el parámetro " Fuente de reloj de configuración " de " Oscilador interno" a:

• pin OSC_CLK_1 de 100 MHz o
• Pin OSC_CLK_1 de 125 MHz

4. Vuelva a compilar el diseño.
5. Proporcione un reloj de referencia externo con la frecuencia correcta al pin del OSC_CLK_1. La ubicación del pin "OSC_CLK_1" se puede encontrar en los esquemas de tu kit de desarrollo.

Nota: para Intel Agilex® dispositivos F-tile con OPN que terminen con el sufijo VR0, VR1 y VR2, debe usar Intel® Quartus® versión 21.4 de Prime Programmer para que funcionen las soluciones anteriores.