Debido a un problema en el software Intel® Quartus® Prime Pro Edition versión 22.2, el ejemplo de diseño de F-Tile Dynamic Reconfiguration Suite Intel® FPGA IP no funcionará correctamente en el hardware con el bucle atrás serie interno habilitado.
Este problema afectará todas las variantes FGT del ejemplo de diseño, independientemente del tipo de propiedad intelectual (PI).
Para evitar este problema en el hardware, primero realice los pasos siguientes para confirmar que el ejemplo de diseño se esté ejecutando en el modo de bucle de bucle de serie interno:
1.) Navegue hasta /hardware_test_design/hwtest/src.
2.) Abra el archivo parameter.tcl y verifique que el parámetro "loopback mode" esté establecido en 1 como se muestra a continuación:
configure loopback_mode 1
3.) Si el parámetro no está establecido en 1, entonces el ejemplo de diseño se está ejecutando en modo de bucleback externo y esta solución no se aplica. Si el parámetro está establecido en 1, proceda como se muestra a continuación:
4.) Navegue hasta /hardware_test_design/hwtest/tests
5.) Para las variantes de Ethernet, abra el archivo ftile_eth_dr_test.tcl .
Para las variantes de CPRI, abra el archivo ftile_cpri_dr_test.tcl .
Para las variantes de Direct Phy, abra el archivo ftile_dphy_dr_test.tcl .
Independientemente de la variante, la solución transitoria permanece igual.
6.) Localice y cambie las siguientes líneas:
De
if {$loopback_mode == 1} {
set_ilb $NUM_CHANNELS 1
} else {
#set_ilb $NUM_CHANNELS 0
}
Para
if {$loopback_mode == 1} {
set_ilb $NUM_CHANNELS 0
}
7.) Guarde el archivo.
Este problema está programado para ser solucionado en un futuro lanzamiento del software Intel® Quartus® Prime Pro Edition.
