Debido a un problema en la versión 22.3 del software Intel® Quartus® Prime Pro Edition, los archivos .sdc generados para la tasa múltiple de Ethernet F-tile Intel® FPGA IP limitan indebidamente los puertos o_clk_rec_div y o_clk_rec_div64 . Estas restricciones inadecuadas pueden dar lugar a fallos de funcionamiento al utilizar esta propiedad intelectual (PI).
La frecuencia adecuada para o_clk_rec_div64 (se muestra como rx_clkout en los informes de sincronización) es de 161.1328125 MHz para diseños de 10G y 40G y 402.83203125 MHz o 415.0390625 MHz para otras velocidades.
La frecuencia adecuada para o_clk_rec_div (se muestra como rx_clkout2 en los informes de sincronización) es de 156,25 MHz para 10 G, de 312,5 MHz para los diseños de 40 G y de 390,625 MHz para otras velocidades.
Para solucionar este problema, es posible superar las restricciones de nivel de PI mediante la definición de nuevas restricciones de período de reloj en el archivo synopsys design constraints (SDC) de proyecto de nivel superior.
En el siguiente ejemplo, se invalidan los relojes *rx_pld_pcs_clk_ref y *rx_user_clk_ref para que las frecuencias rx_clkout y rx_clkout2 se deriven de una manera limpia.
Estos relojes son los relojes principales para rx_clkout y rx_clkout2.
- establecer clk_target [get_clock_info objetivos IP_INST[0].hw_ip_top|dut|eth_f_0|rx_pld_pcs_clk_ref|ch23]
- create_clock -add -period 2.095 -name IP_INST[0].hw_ip_top|dut|eth_f_0|rx_pld_pcs_clk_ref|ch23 $clk_target
- establecer clk_target [get_clock_info objetivos IP_INST[0].hw_ip_top|dut|eth_f_0|rx_user_clk_ref|ch23]
- create_clock -add -period 2.226 -name IP_INST[0].hw_ip_top|dut|eth_f_0|rx_user_clk_ref|ch23 $clk_target
Este problema está programado para ser solucionado en un futuro lanzamiento del software Intel® Quartus® Prime Pro Edition.
