Descripción
Debido a un problema en el software Intel® Quartus® Prime Pro Edition versión 22.2 o anteriores, es posible que vea este error interno al compilar un diseño dirigido a la familia de dispositivos Intel® Stratix® 10.
El error se produce en diseños que contienen un Intel® FPGA IP IOPLL donde se asigna a la refclk el estándar de E/S LVDS y a los puertos de extclk_out se les asigna el estándar diferencial de E/S SSTL 1.2-V.
Resolución
Para evitar este error, cambie el estándar de E/S de los puertos extclk_out a LVDS, ya que SSTL diferencial 1.2-V es un estándar de E/S no compatible para los puertos extclk_out .
Este error interno se convertirá en un mensaje de error significativo en una versión futura del software Intel® Quartus® Prime Pro Edition.
