Descripción
Debido a un problema en la versión 22.2 o anterior del software Intel® Quartus® Prime Pro Edition, es posible que vea este error interno al compilar un diseño destinado a la familia de dispositivos Intel® Stratix® 10.
El error se produce en diseños que contienen una Intel® FPGA IP IOPLL en los que se asigna al refclk el estándar E/S LVDS y a los puertos extclk_out se les asigna el estándar de E/S SSTL diferencial de 1,2 V.
Resolución
Para evitar este error, cambie el estándar de E/S de los puertos de extclk_out a LVDS, ya que Differential 1.2-V SSTL es un estándar de E/S no compatible para los puertos extclk_out).