ID del artículo: 000091595 Tipo de contenido: Mensajes de error Última revisión: 09/05/2023

¿Por qué la simulación de ejemplo de diseño de IP de F-Tile JESD204C Intel Agilex® 7 FPGA falla con la rx_gb_underflow_err de señal afirmada?

Entorno

  • Intel® Quartus® Prime Pro Edition
  • Software ModelSim*-FPGA Intel® Edition
  • Questa*-Edición FPGA Intel®
  • JESD204B Intel® FPGA IP
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descripción

    Debido a un problema en ModelSim*-Intel® FPGA Edition 2021.4 y Questa* Intel® FPGA Edition 2022.1, una variación en la frecuencia de rx_phy_clk da lugar a que se afirme la rx_gb_underflow_err de señal.
    Este problema se observa solamente en la siguiente variante:
    L = 16, M = 8, F = 2, VELOCIDAD DE DATOS/L = 32000.000000 Mbps, FCLK_MULP = 1, WIDTH_MULP = 4

    Resolución

    Este problema afecta Intel® Quartus® las versiones 22.2 y 22.3 del IP del software Prime.

    Para solucionar este problema:

    Para ModelSim*, ejecute la simulación utilizando v2022.1 en lugar de v2021.4.
    Para Questa*, ejecute la simulación utilizando v2021.3 en lugar de v2022.1.

    Se corrigió este problema en modelSim* Intel® FPGA Edition y Questa* Intel® FPGA Edition 22.4.

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    Este artículo se aplica a 1 productos

    FPGAs y FPGAs de sistema integrado en chip Intel® Agilex™

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