Debido a un problema conocido detallado en la hoja de erratas del dispositivo Intel Agilex 7 ES y en las pautas del usuario (ES-1069)..® Cuando se utiliza la Intel® FPGA IP de transmisión de Avalon® P-Tile para PCI Express, con la función de funciones múltiples habilitada, el registro de estado del dispositivo PCI Express (compensación de 0x07Ah bit [5]: Transacciones de bit pendiente) para cada una de las funciones virtuales (NUC) se implementa como un registro de estado de escritura 1 a borrar (RW1C). La revisión de especificación básica de PCI Express 4.0 versión 1.0 indica que este registro se debe implementar como de solo lectura (RO) cuando está habilitada la función multifunción. Este problema no causa fallos de funcionamiento.
No hay ningún plan para solucionar este problema. Para solucionar este problema, la lógica de la aplicación puede utilizar la interfaz de intercepción de configuración (CII) o la interfaz de usuario directo Avalon® memory-Mapped para modificar los accesos de configuración a este registro.