Debido a un problema en el software Intel® Quartus® Prime Pro Edition versión 22.1, la implementación de ejemplo de diseño VHDL del conjunto de reconfiguración dinámica de F-Tile Intel® IP no puede simularse correctamente.
El simulador de Cadence® Xcellium generará advertencias relacionadas con el módulo dr_cpu_ctrl_inst que contiene un texto similar al que se muestra a continuación:
Intento de propagación de los resultados de defparam a una instancia que no es Verilog
Para evitar este problema en la simulación, edite el archivo run_xcelium.sh para agregar un nuevo conmutador genérico a fin de forzar y establecer el dr_cpu_ctrl DMEM_INIT_FILE con el archivo *_combined mif correcto generado a partir del flujo de QTLG.
Nota: Asegúrese de que el nombre de archivo de mif correcto se haya utilizado solo después de que se haya ejecutar la etapa de generación de compatibilidad y lógica de Quartus.
A continuación, se muestra un ejemplo de la asignación requerida:
xmelab -relax -timescale '1 ps / 1 ps' -access +rwc -generic "basic_avl_tb_top.eth_f_hw.dr_dut:dr_f_0.dr_cpu_ctrl_inst:DMEM_INIT_FILE => \"eth_f_hw__combined_z1577a_x0_y166_n0.mif\"" basic_avl_tb_top
Este problema está programado para ser solucionado en un futuro lanzamiento del software Intel® Quartus® Prime Pro Edition.