ID del artículo: 000088638 Tipo de contenido: Resolución de problemas Última revisión: 16/12/2021

¿Por qué el Intel® FPGA P-Tile Avalon® Streaming IP para PCI Express* Hard IP no utiliza los bytes de paridad de la interfaz Avalon® Streaming TX?

Entorno

  • Intel® Quartus® Prime Pro Edition
  • Hard IP Avalon-ST Intel® Stratix® 10 para PCI Express*
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descripción

    El Intel® FPGA P-Tile Avalon® Streaming IP para PCI Express* Hard IP genera automáticamente la paridad de bytes para la función de protección de paridad de bus de datos. La Intel® FPGA P-Tile Avalon® Streaming IP for PCI Express* Hard IP no utilizará los bytes de paridad proporcionados en las siguientes señales para la función de protección de paridad de bus de datos.

     

    Nombre de las señales:

    tx_st_data_par_i

    tx_st_hdr_par_i

    tx_st_tlp_prfx_par

    Resolución

    Esta información se incluye en la versión 21.4 de la guía del usuario de Intel® FPGA P-Tile Avalon® Streaming IP para PCI Express*

    Productos relacionados

    Este artículo se aplica a 2 productos

    FPGAs y FPGAs de sistema integrado en chip Intel® Agilex™ 7 serie F
    FPGA Intel® Stratix® 10 DX

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