Debido a un problema en la ventana de información de IP del FPGA PHY nativo del transceptor Intel® Arria® 10/Cyclone® 10 GX, al habilitar la opción "Compartir interfaz de reconfiguración", aparece un mensaje incorrecto de que los bits de dirección superiores[n:9] del bus de direcciones de reconfiguración especifican el canal seleccionado.
De acuerdo con la Guía de usuario de PHY del transceptor Intel® Arria® 10, al activar la opción "Compartir interfaz de reconfiguración", la IP PHY nativa del transceptor presenta una interfaz subordinada de interfaz asignada a memoria única Avalon para la reconfiguración dinámica de todos los canales. En esta configuración, los bits [N-1:10] superiores del bus de direcciones de reconfiguración especifican el canal seleccionado. Los números de canal N están codificados binariamente.
Los bits de dirección [9:0] proporcionan la dirección de desplazamiento del registro dentro del espacio de reconfiguración de un canal.
Está previsto que este problema se solucione en una versión futura del software Intel Quartus® Prime Pro Edition.