Debido a un problema en la versión 21.3 del software Intel® Quartus® Prime Pro Edition, es posible que vea este error interno al compilar diseños que están dirigidos a dispositivos Intel Agilex® e incluyen el núcleo Intel FPGA IP LVDS SERDES. El error se produce cuando un banco de E/S tiene varios núcleos LVDS SERDES Intel FPGA IP con diferentes señales de reinicio conectadas al bloque de Alineación de fase de reloj (CPA).
Para solucionar este problema, utilice una señal de restablecimiento para todos los bloques CPA dentro del mismo banco de E/S.
Este problema está programado para ser solucionado en un futuro lanzamiento del software Intel® Quartus® Prime Pro Edition.