ID del artículo: 000087700 Tipo de contenido: Fe de erratas Última revisión: 18/04/2022

¿Por qué no se afirma la señal o_rx_pcs_fully_aligned en mi simulación de Intel® FPGA Hard IP de Ethernet F-Tile cuando IEEE 1588 PTP y FEC están habilitados?

Entorno

  • Intel® Quartus® Prime Pro Edition
  • Ethernet
  • OS Independent family

    BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problema crítico

    Descripción

    Debido a un problema en la versión 21.2 del software Intel® Quartus® Prime Pro Edition, el Intel® FPGA Hard IP de Ethernet F-Tile no configura correctamente el entorno de simulación cuando la configuración IEEE 1588 PTP está habilitada y la configuración del modo FEC está configurada con cualquier otro valor distinto de "Ninguno". Como resultado, no se afirma la señal de o_rx_pcs_fully_aligned y la simulación no puede completar la secuencia de reinicio RX.

    Resolución

    Para solucionar este problema en Intel Quartus Software Prime Pro Edition v21.2, siga estos pasos:

    1. Agregue la siguiente opción de opción de opcional a su script de simulación:
      +define+SKIP_SIM_MODEL_LOG2_MRK
    2. Definir la siguiente ruta de acceso directo a la instancia de Intel FPGA Hard IP de Ethernet F-Tile en el testbench de simulación:
      'define QUARTUS_TOP_LEVEL_ENTITY_INSTANCE_PATH __tiles.z1577a_

      Un. Como ejemplo, consulte la siguiente ruta de referencia: eth_f_hw__tiles.z1577a_x0_y166_n0

      B. La ubicación se encuentra en el nombre del archivo generado asociado, __z1577a_.mif, que se encuentra en la carpeta del proyecto después de ejecutar el paso "Generación de compatibilidad lógica" en el software Intel Quartus Prime Pro Edition.

      c. Como alternativa, Chip Se puede utilizar Para encontrar la ubicación de la ubicación de la instancia de Intel FPGA Hard IP F-Tile Ethernet. Este procedimiento requiere la ejecución del paso de "lugar" del ajustador antes de abrir el "chip".

    3. Definir el valor de parámetro LOG2_MRK en el panel de pruebas de simulación.

    Un. Para las configuraciones de Intel FPGA Hard IP ethernet F-Tile 25G y 100G, agregue la siguiente definición de parámetro en el panel de pruebas:
        defparam 'QUARTUS_TOP_LEVEL_ENTITY_INSTANCE_PATH.z1577a.z1577a_inst.u_e400g_top.u_e400g_lphy. LOG2_MRK = 5;

    B. Para las configuraciones de Intel FPGA Hard IP ethernet F-Tile 50G, 200G y 400G, agregue la siguiente definición de parámetro en su testbench:
       defparam 'QUARTUS_TOP_LEVEL_ENTITY_INSTANCE_PATH.z1577a.z1577a_inst.u_e400g_top.u_e400g_lphy. LOG2_MRK = 6;

     

    Nota 1:

    Para obtener un ejemplo de cómo implementar esta solución alternativa, consulte el ejemplo F-Tile Ethernet Intel Hard IP con IEEE 1588 PTP + FEC Simulation Design Example. Los cambios descritos en esta solución alternativa se pueden encontrar en los archivos siguientes:

    El script de simulación VCS* y VCS MX* se encuentra en la siguiente ruta:

    /example_testbench/run_vcs.sh

    El script de simulación ModelSim* y Questa* se encuentra en la siguiente ruta:

    /example_testbench/run_vsim.do

    El archivo testbench de simulación se encuentra en la siguiente ruta:

    /example_testbench/basic_avl_tb_top.sv

    El archivo __z1577a_.mif generado por Quartus se encuentra en la siguiente ruta:

    /hardware_test_design/__z1577a_.mif

     

    De forma predeterminada, la Intel FPGA Hard IP F-Tile Ethernet con el ejemplo de diseño IEEE 1588 PTP establece el de destino en x0_y0_n0 en el panel de pruebas de simulación. En el diseño del sistema en el que no existe el x0_y0_n0 Tile o no es el Mosaico seleccionado, el valor definido en el panel de pruebas se debe modificar manualmente.

     

    Nota 2:

    El valor predeterminado del parámetro LOG2_MRK se establece en 4 para las variantes de Intel FPGA Hard IP de Ethernet F-Tile sin IEEE 1588 PTP y FEC habilitados.

    La versión 21.2 del software Intel Quartus Prime Pro Edition solo admite un solo valor de parámetro de LOG2_MRK para todo F-Tile. Al trabajar con un diseño con varias instancias de los Intel FPGA Hard IP F-Tile Ethernet que requieren diferentes valores de LOG2_MRK , colocadas en un solo F-Tile, se deberá repetir la simulación para cada valor de LOG2_MRK que captura los resultados de las instancias de Intel FPGA Hard IP de F-Tile Ethernet en las que se ha establecido correctamente LOG2_MRK parámetro.

    Las instancias de Intel FPGA Hard IP ethernet F-Tile con el valor incorrecto del parámetro LOG2_MRK no funcionarán como se espera.

     

    Nota 3:

    Para simular un diseño de sistema de mosaicos múltiples, asegúrese de que los pasos 2 y 3 de la solución alternativa se implementen solo para los mosaicos asociados a F-Tile Ethernet Intel FPGA Hard IP(s) con IEEE 1588 PTP y FEC habilitados.

    Este problema se ha solucionado a partir de la Intel® Quartus® versión 22.1 del software Prime Pro Edition.

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