ID del artículo: 000087618 Tipo de contenido: Mensajes de error Última revisión: 09/01/2023

Error: essai.xcvr_fpll_a10_0: No se puede calcular una frecuencia de reloj de referencia válida dada la frecuencia de salida deseada, se ha seleccionado el factor de división de ancho y reloj mcbg. La selección de la configuración de ancho ...

Entorno

  • Intel® Quartus® Prime Pro Edition
  • fPLL Intel® Arria® 10 Cyclone® 10 FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descripción

    Es posible que vea este error en el software Intel® Quartus® Prime al implementar un PLL fraccionario (fPLL) de transceptor (XCVR) en Intel® Arria® 10 dispositivos con modo de operación y PLL en cascada descendente configurado en vinculación de compensación de retroalimentación en la GUI de propiedad intelectual (IP) fPLL.

    Resolución

    Para evitar este error, consulte la hoja de datos del dispositivo Intel® Arria® 10 y asegúrese de que la frecuencia de entrada del fPLL esté dentro de la especificación de fCASC_PFD mínima y máxima (Tabla 30) y que la frecuencia de salida sea igual o superior a la frecuencia de salida admitida (Tabla 19).

    Productos relacionados

    Este artículo se aplica a 1 productos

    FPGA de SoC y FPGA Intel® Arria® 10

    Descargo de responsabilidad

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