Identificador del artículo: 000086381 Tipo de contenido: Solución de problemas Última revisión: 03/08/2023

¿Por qué veo problemas de coherencia de caché entre HPS y FPGA en los diseños de soC Intel Agilex® 7 FPGA en Intel® Quartus® Versión 20.4 y anteriores del software Prime Pro Edition?

Medio ambiente

  • Intel® Quartus® Prime Pro Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problema crítico

    Descripción

    Debido a un problema en el software Intel® Quartus® Prime Pro Edition versión 20.4 y anteriores, se pueden ver errores de coherencia de caché en Intel Agilex® 7 diseños de SoC FPGA para transacciones a través del puente de FPGA a SOC.

    Resolución

    Se lanzó un parche para solucionar este problema en socfpga de arranque y está disponible en https://github.com/altera-opensource/u-boot-socfpga

    comenzando con las siguientes sucursales

    https://github.com/altera-opensource/u-boot-socfpga

    V2020.10

    • N.° 14012926793 HSD: caché: ncore: desactivar el filtro de snoop
    • Fecha de confirmación: 31 de marzo del 2021
    • commit ID c79c23c6201819ca32b6739eff2e2b25e19f6624

    Este parche se incluye en las bifurcaciones posteriores.

    Productos relacionados

    Este artículo se aplica a 1 productos

    FPGA y FPGA de sistema integrado en chip Intel® Agilex™

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