Identificador del artículo: 000082380 Tipo de contenido: Solución de problemas Última revisión: 02/01/2023

Cuando se utiliza la Hard IP Intel® Arria® 10 PCI* Express, ¿por qué no se pueden escribir vectores asignados de datos de mensajes (0x05c) en la estructura de capacidad de MSI cuando se establece La habilitación de varios mensajes?

Medio ambiente

  • Intel® Quartus® Prime Pro Edition
  • Intel® Arria® 10 Cyclone® 10 Hard IP para PCI Express*
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problema crítico

    Descripción

    En Intel® Arria® 10 FPGAs, los datos de vector asignados a los datos de PCIe* no se pueden escribir cuando se establece habilitar varios mensajes.

    Por ejemplo, cuando habilitar varios mensajes se establece en 3'b010 y 32'hFFFFFFFF está escrito en el campo de datos de mensaje de espacio de configuración, y las entradas de interrupción del usuario son todas 0, entonces el software solo puede leer 32'hFFFFFC.

    Este es un error menor, ya que el paquete MSI generado por Intel® Arria® 10 Hard IP sigue siendo correcto.

     

    Resolución

    No hay ningún plan para solucionar este problema. El diseño debe tener en cuenta que SW no siempre puede leer los datos de mensajes asignados a bits vectoriales cuando se establecen habilitar varios mensajes.

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    Este artículo se aplica a 1 productos

    FPGA de sistemas integrados en chip y FPGA Intel® Arria® 10

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