ID del artículo: 000080842 Tipo de contenido: Resolución de problemas Última revisión: 11/01/2023

¿Por qué el Ethernet de 100 G de baja latencia Intel® FPGA IP fallar la sincronización en Intel® Stratix® 10 FPGA?

Entorno

  • Intel® Quartus® Prime Pro Edition
  • Ethernet FPGA IP Intel® de 100 G de baja latencia para Arria® 10 y Stratix® V
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problema crítico

    Descripción

    Cuando se utiliza el Intel® FPGA IP Ethernet de 100 G de baja latencia con el modo RSFEC y/o KR habilitado en Intel® Stratix® 10 FPGA, se puede observar la distribución de temporización.

    Resolución

    Para trabajar con estas estrategias de temporización cuando se utiliza Intel® Quartus® Versión Prime 18.0 o 18.1:

    • Un.Comprobar el Ethernet de 100 G de baja latencia Intel® FPGA IP Colocación utilizando Quartus® Prime Chip Ensoñación.
      • Si cualquier bloque físico en el núcleo está en el camino de la ubicación de la ubicación del IP Intel® Stratix® 10 100G, puede crear enrutamiento largo y resultar en un mal tiempo.
      • Si este es el caso, elija un conjunto diferente de ubicaciones de transceptores cuando sea posible.
    • b. Pruebe el barrido de semillas para obtener un mejor resultado de temporización.

    Este problema se mejoró pero no se corrigió en la versión 19.1 del software Intel® Quartus® Prime Edition.

    Productos relacionados

    Este artículo se aplica a 4 productos

    FPGA Intel® Strantix® 10 GX
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