ID del artículo: 000079654 Tipo de contenido: Resolución de problemas Última revisión: 27/03/2023

¿Por qué a veces se produce un retraso al acceder a la memoria DDR3?

Entorno

  • Edición de suscripción de Intel® Quartus® II
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descripción

    En la versión 12.1 del software Quartus® II, cuando la configuración de IP UniPHY DDR3 es para una interfaz de clasificación única y cumple con estos requisitos, el seguimiento de DQS está habilitado:

    Intel® Stratix® V, Arria® V GZ.   Frecuencia del reloj de memoria > = 750 MHz

    Arria® V (GX, GT, SX, ST): Frecuencia del reloj de memoria >= 534 MHz.  Para un dispositivo de grado de velocidad de -5 cuando la frecuencia del reloj de memoria > = 450 MHz.

     

    Durante el seguimiento de DQS, la aplicación del usuario verá un retraso en la obtención del acceso a la memoria DDR3.

    Hay dos tipos diferentes de demoras:

    1) Las muestras de seguimiento de DQS se producen después de cada ciclo de actualización de memoria y son lecturas de memoria. Para una interfaz de velocidad de un cuarto, por lo general toma alrededor de 800 ns.
    2) actualizaciones de seguimiento de DQS: Una vez que se han acumulado muestras de seguimiento de DQS suficientes, se produce una actualización de la configuración de demora de E/S de la ruta de datos DDR3, lo que da lugar a un retraso mayor. Las actualizaciones de seguimiento de DQS toman al menos 4us y aumentan con el número de grupos DQS en la interfaz.

    Si estas demoras no afectan a su aplicación, no necesita cambiar nada.
    Si estos retrasos afectan a su aplicación, puede utilizar la solución alternativa a continuación.

    Resolución

    1) Edite el archivo DE PI DDR3 de nivel superior en la sección // Retrieval info: parameters y configure estos dos parámetros como se muestra a continuación:-

    nombre genérico="FORCE_DQS_TRACKING" value="DISABLED"
    nombre genérico="ENABLE_EXTRA_REPORTING" value="true" (solo cambie este parámetro si se genera la PI en Quartus® II 12.1.  Si se genera en el software Quartus® II versión 12.1SP1 o posterior, se informa la sincronización del postamble de forma predeterminada)

    2) Regenerar la PI.

    3) Compile el proyecto.

    4) Observe el informe Timequest DDR.

    Se muestran márgenes de temporización adicionales, incluyendo el posamble. El seguimiento de DQS solo afecta la sincronización posamble.

    Si la sincronización postamble tiene márgenes positivos en todos los casos del modelo de temporización timequest (lento y rápido dentro de los límites de temperatura), el código IP generado con el seguimiento de DQS desactivado se puede utilizar en su proyecto.

    Si cualquier otro margen de tiempo ddr informe TimeQuest muestra un margen negativo, este es un problema diferente para resolver.

    Si la sincronización posamble muestra un margen negativo, póngase en contacto con Altera.

    Productos relacionados

    Este artículo se aplica a 9 productos

    FPGA Arria® V GT
    FPGA SoC Arria® V SX
    FPGA SoC Arria® V ST
    FPGA Stratix® V GX
    FPGA Arria® V GZ
    FPGA Stratix® V GT
    FPGA Stratix® V GS
    FPGA Stratix® V E
    FPGA Arria® V GX

    El contenido de esta página es una combinación de la traducción humana y automática del contenido original en inglés. Este contenido se ofrece únicamente para su comodidad como información general y no debe considerarse completa o precisa. Si hay alguna contradicción entre la versión en inglés de esta página y la traducción, prevalecerá la versión en inglés. Consulte la versión en inglés de esta página.