Es posible que vea este error al utilizar la función ALTLVDS_TX o ALTLVDS_RX mega para diseños de dispositivos Stratix® V en los software Quartus® II versiones 10.0, 10.0 SP1, 10.1 y 10.1 SP1.
Este error puede producirse incluso cuando hay suficientes recursos fPLL para colocar el diseño. Un problema con el ajustador Intel® Quartus® II impide que se coloquen correctamente los recursos de diseño.
Puede solucionar este problema asignando la ubicación del pin al pin de entrada de reloj, a los transmisores ALTLVDS_TX y a los receptores ALTLVDS_RX. Puede realizar asignaciones de ubicación de pines o asignaciones de ubicaciones generales como "EDGE_TOP" o "EDGE_BOTTOM". Una vez que realice las asignaciones de ubicación a la entrada del reloj, los transmisores y los receptores, el diseño debe poder ajustarse, siempre que los recursos requeridos estén disponibles en el dispositivo seleccionado.
Esto se corrigió en la versión 11.0 del software Intel® Quartus® II.