Es posible que vea este mensaje de error al compilar el diseño de ejemplo dorado del paquete Intel® Stratix® TX Signal Integrity Development Kit en Intel® Quartus® Prime Pro Edition Software versión 19.1 y posteriores.
Esto se debe a que el diseño de ejemplo dorado es de la Intel® Quartus® versión 18.1 del software Prime Pro Edition con el estándar de E/S del reloj de referencia del transceptor Intel® Stratix® 10 E-tile con restricciones como "LVDS". Y la regla de comprobación estándar de E/S de software se cambia en la Intel® Quartus® Versión 19.1 y posterior del software Prime Pro Edition.
Para evitar este error, el estándar de E/S del transceptor Intel® Stratix® 10 E-tile se debe limitar como "LVPECL diferencial" en el Editor de asignación o en el Archivo de configuración de Quartus® (.qsf) como el siguiente.
set_instance_assignment -name IO_STANDARD "DIFFERENTIAL LVPECL" -to xxx