ID del artículo: 000076626 Tipo de contenido: Resolución de problemas Última revisión: 10/03/2023

¿Por qué el CDR no se bloquea en el modo 25G cuando se utiliza el HARD IP E-Tile para Ethernet cuando la frecuencia de referencia de PHY está establecida en 312,5 MHz en los dispositivos Intel® Stratix® 10 y Intel Agilex® 7?

Entorno

  • Intel® Quartus® Prime Pro Edition
  • Ethernet
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descripción

    Debido a un problema en el software Intel® Quartus® Prime Pro Edition versión 20.4 y anteriores, el CDR no puede bloquearse en el modo 25G cuando se utiliza el Hard IP E-Tile para Ethernet cuando la frecuencia de referencia de PHY está establecida en 312,5 MHz.

     

     

     

     

    Resolución

    Este problema no tiene solución transitoria, ya que 312,5 MHz no está en el rango compatible con la PI PHY E-Tile. Por lo tanto, utilice una frecuencia de reloj de referencia de 156,25 MHz o 322,265625MHz.

     

    Esta opción de frecuencia de reloj de referencia de 312,5 MHz se fija en Intel® Quartus® versión 21.1 del software Prime Pro Edition.

    Productos relacionados

    Este artículo se aplica a 2 productos

    FPGAs y FPGAs de sistema integrado en chip Intel® Agilex™
    FPGA de SoC y FPGA Intel® Stratix® 10

    Descargo de responsabilidad

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