Para un ejemplo de diseño de modo transmisor JESD204B simple y dirigido a Intel® Arria® 10 dispositivos, es posible que observe la distribución de tiempo entre mgmt_clk y frame_clk en la versión Intel® Quartus® Prime Pro Edition Sofware 17.0 o posterior. De hecho, ambos dominios de reloj son asincrónicos unos a otros y, por lo tanto, es seguro cortar las rutas entre ambos dominios.
Para evitar esto, edite el archivo altera_jesd204_ed_.sdc y agregue la frame_clk (u_altera_jesd204_ed_qsys_|core_pll|core_pll|frame_clk) a la restricción de set_clock_groups de la siguiente manera:
set_clock_groups -asynchronous -group {device_clk \
u_altera_jesd204_ed_qsys_|core_pll|core_pll|frame_clk \
u_altera_jesd204_ed_qsys_|core_pll|core_pll|link_clk \
...} \
-group {mgmt_clk ...} \
-group {altera_reserved_tck}
Este problema se corrigió a partir de Intel® Quartus® software Prime Pro Edition versión 17.1.