Identificador del artículo: 000076534 Tipo de contenido: Solución de problemas Última revisión: 03/08/2023

¿Por qué veo una gran cantidad de advertencias relacionadas con los bloques de RAM que se anulan al compilar un diseño Intel® Stratix® 10 FPGA o Intel Agilex® 7 con la Intel® FPGA IP JESD204C en modo RX Simplex?

Medio ambiente

  • Intel® Quartus® Prime Pro Edition
  • JESD204B FPGA Intel® IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problema crítico

    Descripción

    Al compilar un diseño con los Intel® FPGA IP JESD204C en el modo RX Simplex dirigido a Intel® Stratix® 10 dispositivos con transceptores E-Tile o dispositivos Intel Agilex® 7 que utilizan la Intel® Quartus® Prime Pro Edition Software versión 19.2 y posteriores, es posible que vea advertencias como las que se muestran a continuación.

     

    Las siguientes advertencias están relacionadas con las señales rx_eb_data_soemb_out_w_w[L-1:0] y rx_eb_data_somb_out_w_w[L-1:0] y pueden aplicarse de forma segura, ya que solo se utilizará un bit [0] de cada una como entrada a la capa de transporte.

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    Las siguientes advertencias se relacionan con las señales j204c_rx_cmd_data [18:7] cuando la configuración del cabezal de sincronización es CRC-12.

    Sin embargo, esto puede ser seguro, ya que la configuración CRC-12 solo utiliza los 7 bits más bajos (por lo tanto, 12 señales se eliminarán de forma intermitente).

    Advertencia(14320): nodo u_j204c_rx_tx_ss|j204c_rx_tx_ip|intel_jesd204c|intel_jesd204c|j204c_rx_base_inst|j204c_rx_ll_top_inst|rx_ll_per_lane_inst|.j204c_rx_eb_inst|.j204c_rx_eb_inst|j204c_eb_fifo|j204c_rx_eb_fifo_noecc_inst|j204c_rx_eb_fifo_noecc|scfifo_component|auto_generated|dpfifo| FIFOram|altera_syncram_impl1|q_b[138]"

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    Resolución

    Estos mensajes de advertencia son previsibles y pueden ser de manera segura.

    Productos relacionados

    Este artículo se aplica a 3 productos

    FPGA Intel® Stratix® 10 MX
    FPGA y FPGA de sistema integrado en chip Intel® Agilex™ 7
    FPGA Intel® Stratix® 10 TX

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