¿Por qué Intel® L-/H-Tile Avalon® Streaming IP para PCI Express* informa sobre la temporización de las rutas de cruce de dominio de reloj?

Debido a un problema en el software Intel® Quartus® Prime Pro Edition versión 20.3 a 21.2, es posible que vea la distribución de tiempo entre rutas que están cruzando dominios de reloj en la PI de transmisión de Avalon® Intel® L-/H-Tile para PCI Express*.

® Intel L-/H-Tile Avalon® Streaming IP para PCI Express* genera la lógica de sincronización necesaria para el cruce de dominio de reloj. Sin embargo, los Archivos de restricciones de diseño Synopsys* (.sdc) no limitan correctamente estas rutas.

Para solucionar este problema, siga los pasos siguientes:

1. Descargue el archivo altera_pcie_s10_gen3x16_cdc Synopsys* Design Constraints (.sdc)
2. Agregue altera_pcie_s10_gen3x16_cdc.sdc a su proyecto de Intel® Quartus®
3. altera_pcie_s10_gen3x16_cdc.sdc se debe colocar después del archivo de configuración (.ip) de streaming de intel® L-/H-Tile Avalon® para PCI Express*

Este problema se ha solucionado a partir de la Intel® Quartus® versión 21.3 del software Prime Pro Edition.