ID del artículo: 000075587 Tipo de contenido: Resolución de problemas Última revisión: 16/08/2023

¿Por qué el Intel® FPGA IP de transmisión de Avalon® R-Tile para el ejemplo de diseño de PCI Express utiliza el estándar de I/O de CML en los pines de entrada del reloj de referencia de PCI Express?

Entorno

  • Intel® Quartus® Prime Pro Edition
  • example-design-components
  • PCI Express
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descripción

    Debido a un problema en el ejemplo de diseño de R-Tile Avalon® Streaming Intel® FPGA IP para PCI Express, el estándar de E/S predeterminado para los pines de entrada del reloj de referencia de PCI Express es CML.

    Resolución

    De acuerdo con la especificación básica de PCI Express y las pautas de conexión de pines de la familia de dispositivos Intel Agilex®, los pines de entrada de reloj de referencia deben configurarse en el estándar de E/S HCSL.

    Este problema se corrigió en Intel® Quartus® software Prime Pro Edition 21.3.

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